先進製程的產能競賽：為什麼 EUV 交期決定勝負
供應鏈上游的三大關鍵模組
進一步拆解 EUV 設備的供應鏈，可以發現交期漫長的原因不只來自 ASML 本身的組裝產能，更來自上游關鍵模組的供應限制。首先是光源系統，由 ASML 收購的 Cymer 負責，其高功率雷射與錫液滴產生器的製造週期極長；其次是光學模組，由德國蔡司提供多層膜反射鏡與光學鏡頭，這些鏡頭的研磨與鍍膜需要數月甚至數年的時間；第三是精密機械與真空系統，涉及多家歐洲與日本供應商，任何一個環節的延遲，都會導致整台設備無法如期交付。
這也解釋了為什麼 EUV 設備的交期動輒長達 12 至 24 個月，甚至更久。對於想要擴產的先進製程廠商而言，從下單到設備到位、再到完成裝機與驗證，往往需要兩年以上的時間。這段時間差，正是先進製程競賽中勝負分曉的關鍵。
三、交期如何決定先進製程的勝負
在先進製程的競爭中，產能就是話語權。誰能先一步開出產能，誰就能接下大客戶的訂單，進而取得更多的研發資源與客戶信任。而 EUV 交期，正是決定產能開出速度的最關鍵變數。
台積電、三星、英特爾的 EUV 產能比較
以目前全球先進製程的三強來看，台積電在 EUV 的佈局上明顯領先。台積電從 2018 年開始量產 7 奈米製程時，便已導入 EUV，並在後續的 5 奈米、3 奈米製程中持續擴大 EUV 的使用層數。根據產業研究機構的估計，台積電目前掌握的 EUV 機台數量已超過百台，是全球最大的 EUV 使用者。這樣的設備規模，讓台積電能夠在先進製程產能上保持領先，並滿足蘋果、輝達、超微等大客戶的需求。
三星雖然同樣積極投入 EUV，並率先在 3 奈米製程導入環繞閘極（GAA）架構，但其 EUV 機台數量與裝機效率相較台積電仍有差距，良率與產能爬坡的速度也成為外界關注的焦點。英特爾則在近年宣布重返晶圓代工市場，並大幅採購 EUV 設備，試圖在先進製程上急起直追，但其產能開出的時程仍受制於設備交期與技術驗證。
這樣的比較說明了一件事：先進製程的勝負，不只在技術藍圖的先進程度，更在於誰能更早、更多地取得 EUV 設備，並將其轉化為實際產能。技術領先若沒有產能支撐，終究難以轉化為市場占有率。
交期延遲對客戶訂單的影響
EUV 交期一旦延遲，影響的不只是晶圓廠本身，更會沿著供應鏈傳導到終端客戶。對於 IC 設計公司而言，先進製程的產能是產品上市時程的關鍵；若晶圓廠無法如期開出產能，客戶便可能轉單至其他有產能的廠商，甚至調整產品規劃。這樣的連鎖效應，使得晶圓廠在規劃 EUV 採購時，往往必須提前數年布局，並與 ASML 簽訂長期合約以確保交期。
此外，EUV 交期延遲也會影響晶圓廠的資本支出規劃與折舊攤提。由於 EUV 設備單價極高，若設備延遲到位，將導致產能開出時程遞延，進而影響營收認列與投資報酬率。這也是為什麼一線廠商無不把 EUV 交期視為最高優先的戰略議題。
四、先進製程產能競賽的現況解析
進入 2020 年代後，先進製程的競爭進入白熱化階段。2 奈米、3 奈米製程的戰火全面點燃，而 EUV 設備的取得與運用，成為各家廠商能否勝出的核心關鍵。
2 奈米、3 奈米製程的戰火
目前台積電、三星與英特爾皆已進入 3 奈米製程的量產或試產階段，並積極布局 2 奈米製程。台積電的 3 奈米製程分為 N3B 與 N3E 等版本，並計畫在 2 奈米製程導入奈米片（Nanosheet）架構；三星則在 3 奈米率先採用 GAA 架構，試圖在技術節點上取得話語權；英特爾則以 Intel 20A、18A 等節點重返戰場，並計畫大量採用 High-NA EUV 設備。
這場競賽的背後，是對 EUV 設備的龐大需求。隨著製程節點推進，EUV 的使用層數不斷增加，從 7 奈米的少數關鍵層，到 3 奈米、2 奈米可能達到十數層以上，這意味著每座晶圓廠所需的 EUV 機台數量將大幅提升。誰能掌握足夠的 EUV 設備，誰就能在先進製程的產能競賽中取得優勢。
記憶體廠的 EUV 佈局
除了邏輯晶片廠之外，記憶體廠商也開始導入 EUV。三星與 SK 海力士在 DRAM 製程中導入 EUV，以突破傳統 DUV 微影的極限，提升記憶體密度與效能。雖然記憶體廠的 EUV 使用規模相較邏輯晶片廠較小，但隨著製程微縮持續推進，EUV 在記憶體領域的重要性也將逐步提升。這也意味著，EUV 設備的供應將面臨更多廠商的競爭，進一步加劇交期壓力。
五、交期風險下的產業策略
面對 EUV 交期漫長且供應集中的風險，先進製程廠商紛紛採取多項策略來降低不確定性，確保產能規劃能夠如期實現。
提前鎖單與長期合約
最直接的做法，就是提前向 ASML 下單並簽訂長期合約。台積電、三星與英特爾等大廠，多年來皆與 ASML 保持緊密合作關係，並透過預付款、長期採購協議等方式，確保能夠優先取得 EUV 設備。這種「提前鎖單」的策略，讓大廠在交期上取得相對優勢，也讓後進者更難追趕。
此外，部分廠商也會透過與 ASML 共同開發下一代設備的方式，深化合作關係，換取更穩定的交期與技術支援。例如英特爾便積極參與 High-NA EUV 的早期開發，試圖在新世代設備的取得上取得先機。
設備本土化與備援方案
除了鎖定 ASML 的產能之外，部分國家與廠商也開始思考設備本土化與備援方案。例如中國廠商積極投入自製微影設備的研發，雖然短期內難以達到 EUV 的水準，但在 DUV 與成熟製程領域已有所進展。歐洲與美國也透過政策補貼，試圖在先進封裝、材料與設備領域建立更完整的供應鏈。
不過，EUV 的技術門檻極高，短期內要出現第二家供應商的機率仍然偏低。因此，對多數廠商而言，最務實的策略仍是與 ASML 維持良好關係，並透過長期規劃來因應交期風險。
六、未來展望：EUV 之後的高數值孔徑時代
隨著製程節點持續推進，現有的 EUV 設備也將面臨極限。為了進一步提升解析度，ASML 已經著手開發下一代的高數值孔徑（High-NA）EUV 設備，數值孔徑將從 0.33 提升至 0.55，預計將在 2025 年之後陸續導入量產。
High-NA EUV 的挑戰
High-NA EUV 雖然能夠提供更高的解析度，但其設備體積更大、價格更高，且對光阻材料、光罩設計與製程整合帶來新的挑戰。此外，High-NA EUV 的交期同樣漫長，且初期產能有限，這意味著先進製程的產能競賽將持續圍繞著 EUV 設備的取得能力打轉。
對於晶圓廠而言，是否及早導入 High-NA EUV，將是先進製程布局的重要決策。過早導入可能面臨技術不成熟與成本過高的風險；過晚導入則可能在先進製程競爭中落後。這種兩難，正是 EUV 交期與設備策略相互交織的最佳寫照。
半導體供應鏈的長期趨勢
從長期來看，半導體供應鏈的地緣政治風險、技術壁壘與資本密集度，都將持續影響 EUV 設備的供應與交期。各國政府紛紛將半導體視為戰略產業，透過補貼與政策工具試圖建立本土產能，這也將進一步推升 EUV 設備的需求。在供應有限、需求強勁的情況下，EUV 交期的戰略重要性只會越來越高。
與此同時，先進封裝、小晶片（Chiplet）等技術的發展，也可能在一定程度上改變對先進製程產能的依賴模式。然而，對於追求極致效能的高階運算晶片而言，先進製程仍是不可或缺的選項，EUV 設備的地位短期內難以被取代。
七、結論：交期就是競爭力
總結來說，先進製程的產能競賽，表面上比的是技術節點的先進程度，實際上比的卻是 EUV 設備的取得能力與交期管理。ASML 一家獨大的供應鏈結構，讓 EUV 成為稀缺資源；漫長的交期，則讓提前布局的廠商取得先行者優勢。台積電之所以能夠在先進製程領域保持領先，除了技術實力之外，其長期與 ASML 的緊密合作、龐大的 EUV 機台規模，都是關鍵因素。
對於有意投入先進製程的廠商而言，EUV 交期不再只是採購部門的問題，而是牽動技術藍圖、產能規劃、客戶關係與資本支出的戰略議題。誰能更早掌握 EUV、更有效率的將其轉化為產能，誰就能在這場產能競賽中脫穎而出。換句話說，在先進製程的戰場上，交期就是競爭力，而 EUV 交期，正是決定勝負的那一把關鍵鑰匙。
未來，隨著 High-NA EUV 的導入與地緣政治的變化，這場圍繞 EUV 的競賽只會更加激烈。對於關注半導體產業的讀者而言，持續追蹤 EUV 設備的交期動態與廠商布局，將是理解先進製程競爭格局的重要切入點。