ASIC vs FPGA：什麼時候該燒一顆、什麼時候該燒錄
所以當有人問「這顆要不要乾脆燒一顆？」他問的其實是：「這個設計的產量與效能需求，值不值得我們去開光罩做 ASIC？」而「先燒錄看看」則是：「先用 FPGA 把功能跑通、把演算法驗證完，再決定要不要往下走。」這兩句話，正好對應了本篇文章要回答的核心問題。
二、成本結構大解密：NRE、單價與量產門檻
決定要不要開 ASIC，九成以上的專案最後都是被「錢」擋下來的。但很多人算成本只算「晶片單價」，忽略了 NRE（Non-Recurring Engineering，一次性工程費用）這個大魔王。我們必須把兩種方案的總成本曲線攤開來看，才能算出真正的損益兩平點。
ASIC 的成本曲線：前期重、後期輕
ASIC 的成本可以拆成幾個大項：光罩費用（Mask Set）、IP 授權費、設計與驗證人力、封裝與測試開發、以及晶圓本身的費用。其中光罩費用是最具「門檻感」的一筆，而且隨著製程節點推進，成長幅度非常誇張。
以常見的數字概估（僅供量級參考，實際報價依代工廠、製程、設計複雜度而異）：成熟製程如 0.18μm 或 0.11μm，光罩費用可能在數十萬美元等級；28nm 大約落在百萬美元上下；16nm / 12nm 可能到三、四百萬美元；7nm 則常聽到千萬美元級別的數字，5nm 更是另一個世界。這還沒算 IP 授權、EDA 工具、驗證人力與封裝開發。
所以一顆 28nm 的 ASIC，從零到量產，NRE 抓個三四百萬美元是相當常見的估算。但反過來說，一旦進入量產，晶圓是「印」出來的，每一顆的邊際成本可以壓到很低。同樣的電路功能，ASIC 的單顆成本可能只有 FPGA 的十分之一甚至更低，而且在功耗與體積上都有壓倒性優勢。
FPGA 的成本曲線：前期輕、後期重
FPGA 路線的成本結構剛好相反。它的前期投入相對輕：你只要買開發板、買 EDA 授權（很多 FPGA 廠商提供免費版或低價版）、加上工程師的人力，就可以開始開發。不需要光罩、不需要晶圓、不需要封裝開發。即使你要做量產板，FPGA 也是現成料件，直接跟代理商下單就好。
但問題在後期。FPGA 的單價是「零件價」，不是「晶圓價」，而且越高階的 FPGA 越貴。一顆中階的 FPGA 可能幾十美元，高階的可能幾百甚至上千美元。當你的出貨量從一萬台成長到十萬台、百萬台，這個單價差異就會被放大成驚人的數字，而且這筆錢是每出貨一台就要付一次，永遠省不掉。
更麻煩的是，FPGA 的供貨與價格受制於供應商。特定型號缺貨、漲價、停產（EOL），都會直接打到你的 BOM 成本與生產計畫。這種「受制於人」的風險，在長生命週期的產品（例如工業設備、車用、醫療）上尤其致命。
損益兩平點怎麼算（含數字範例）
把兩條成本曲線放在一起，就會出現一個交叉點，也就是損益兩平點（Break-even Point）。計算方式很簡單：
（ASIC NRE − FPGA 前期投入）÷（FPGA 單價 − ASIC 單價）＝ 損益兩平出貨量
舉個例子。假設你的產品用中階 FPGA 實作，單價 30 美元，前期開發投入約 10 萬美元。若改用 28nm ASIC，NRE 抓 400 萬美元，單顆成本抓 2 美元。帶入公式：
（4,000,000 − 100,000）÷（30 − 2）＝ 3,900,000 ÷ 28 ≈ 139,000 顆
也就是說，出貨量大約要超過十四萬顆，開 ASIC 才開始划算。如果產品生命週期內只賣五萬台，那 ASIC 絕對是虧的。這個數字很有參考價值，因為很多新創產品在規劃時都會高估自己的出貨量。
再看一個高階的例子。假設你用高階 FPGA，單價 2,000 美元，前期投入 50 萬美元。改用 7nm ASIC，NRE 抓 2,000 萬美元，單顆成本抓 10 美元。計算：
（20,000,000 − 500,000）÷（2,000 − 10）≈ 19,500,000 ÷ 1,990 ≈ 9,800 顆
這次損益兩平點掉到不到一萬顆。為什麼？因為高階 FPGA 太貴了，貴到 ASIC 的鉅額 NRE 只要出貨一萬顆就能攤平。這正是為什麼 AI 加速器、高速網通設備、軍工航太這類「少量高價」的市場，反而很早就願意投入 ASIC 或 SoC 開發。
所以「量要多大才該開 ASIC」這個問題，沒有標準答案，它完全取決於「你的 FPGA 有多貴」與「你的 ASIC NRE 有多高」這兩個變數。低階應用可能要做幾十萬顆才划算，高階應用一萬顆就值得。
三、效能、功耗與面積：PPA 三角的現實取捨
除了錢，工程團隊最在意的就是 PPA：Performance（效能）、Power（功耗）、Area（面積）。這三個指標在 ASIC 與 FPGA 之間存在著結構性的差異，而且往往就是決定產品能不能成立的關鍵。
效能與時脈上限
FPGA 的時脈上限通常落在數百 MHz 等級，部分高階元件搭配精心設計的 pipeline 可以做到 1GHz 上下，但要付出極大的面積與功耗代價。原因在於可程式繞線的延遲：訊號在 FPGA 內部要經過多層開關與較長的繞線路徑，這些都會吃掉時序預算。
ASIC 沒有這個問題。工程師可以在佈局階段客製化繞線、調整驅動強度、插入緩衝器、做時脈樹合成，把關鍵路徑壓到最短。同樣的邏輯，ASIC 的時脈上限往往可以做到 FPGA 的兩到三倍以上。對於需要高頻寬、低延遲的應用（例如高速收發器、加密引擎、即時影像處理），這個差距往往是決定性的。
還有一個常被忽略的點：FPGA 的 DSP 區塊與 Block RAM 是固定資源，當你的演算法剛好不符這些資源的形狀時，效率會很差。ASIC 則可以針對演算法客製化資料路徑，把每一個時脈週期都用到極致。
功耗差距從哪來
FPGA 的靜態功耗與動態功耗都比較高。靜態功耗來自於大量的配置開關與漏電流；動態功耗來自於繞線資源的充放電。業界常聽到的經驗值是：同樣功能下，FPGA 的功耗可能是 ASIC 的三到十倍。在電池供電的裝置、高密度機架、車用電子這類對功耗敏感的場景，這個差距會直接影響產品可行性。
舉個實務例子：一個邊緣 AI 推論裝置，若用 FPGA 實作，可能需要 15W 的主動散熱方案，體積大、成本高；改用 ASIC 後可能降到 2W，可以直接做成無風扇的小型模組。這不只是省電，而是整個產品形態的改變。
面積與 BOM 成本
FPGA 的封裝通常比較大，因為內部要放大量的可程式資源，而且腳位數量多。對小型化產品（穿戴裝置、感測器節點、醫療植入物）來說，FPGA 的體積往往一開始就被排除。ASIC 可以把整個系統（類比、數位、射頻、電源管理）整合到一顆 SoC 裡，這就是為什麼消費性電子幾乎看不到 FPGA 的身影。
從 BOM 的角度看，FPGA 方案通常還需要外部的配置 Flash、電源管理 IC、時脈元件，這些都會增加板面積與成本。ASIC 則可以把這些功能一併整合，進一步壓低整體系統成本。
四、開發流程與時間軸：從 RTL 到量產的距離
成本與效能之外，時間是第三個維度。很多專案失敗不是因為技術做不出來，而是因為「來不及」。ASIC 與 FPGA 在開發時間軸上的差異，會直接影響你的產品上市策略。
FPGA 的迭代優勢：一天燒幾十次
FPGA 開發的節奏非常快。工程師寫完 RTL，跑完功能模擬，合成、佈局佈線，產生 bitstream，燒進板子，實測。整個循環可能只要幾十分鐘到幾小時。如果發現 bug，改一行 RTL，重跑，當天就能看到結果。這種「即時回饋」對於演算法探索、介面除錯、系統整合驗證來說，價值極高。
更重要的是，FPGA 允許多個團隊平行開發。硬體團隊可以先做出 FPGA 版本的雛形，讓軟體團隊、演算法團隊、系統整合團隊同時在上面開發。這種「軟硬體協同開發」的模式，可以把產品開發週期壓縮到最短。
還有一個實務上的巨大優勢：客戶現場更新。很多工業設備、網通設備在出貨後才發現 bug，或需要新增功能。如果產品是 FPGA 架構，只要遠端推送新的 bitstream，問題就解決了。如果是 ASIC，抱歉，只能召回或換板。
ASIC 的瀑布式流程：Tape-out 前的檢查清單
ASIC 開發則是完全不同的節奏。整個流程大致是：規格定義 → 架構設計 → RTL 撰寫 → 功能驗證（這階段最耗時，通常佔掉一半以上的專案時間）→ 合成 → 佈局佈線 → 時序收斂 → DRC / LVS 簽核 → Tape-out → 晶圓製造（數週到數月）→ 封裝 → 測試 → 量產。
其中 Tape-out 是一個不可逆的門檻。在按下送出鍵之前，團隊必須完成大量的簽核項目：功能覆蓋率是否足夠、時序是否在所有 corner 都收斂、功耗分析是否達標、DFT（可測試性設計）是否完整、ESD 保護是否足夠、封裝與 PCB 的協同設計是否確認。任何一個環節漏掉，都可能導致晶片回來後功能異常，然後你就要面對重投的現實。
Tape-out 之後，晶圓製造本身就是幾週到幾個月的等待。這段時間團隊通常沒什麼事可做，只能等、只能祈禱。這種「一次定生死」的壓力，是 FPGA 工程師很難體會的。
風險管理：重複流片的代價
重投（Re-spin）是 ASIC 專案最大的風險。一次重投不只代表幾百萬元的額外光罩費用，更代表三到六個月的時程延誤。對新創公司來說，這常常是「直接決定公司生死」的事件。
因此，負責任的 ASIC 團隊通常會做幾件事來降低風險：第一，用 FPGA 或 emulator 做原型驗證，把功能 bug 儘量在流片前抓完；第二，做 MPW（Multi-Project Wafer，多專案晶圓）試產，用較低成本先驗證幾個關鍵 IP；第三，把設計拆成多顆小晶片（Chiplet）降低單顆風險；第四，保留足夠的現金與時程緩衝。
反過來說，FPGA 幾乎沒有這種「一次定生死」的風險。改錯了就重燒，成本只有工程師的時間。這也是為什麼很多團隊在產品規格還沒完全穩定之前，會選擇用 FPGA 撐過前期。
五、彈性、壽命與供應鏈：那些容易被忽略的變數
前面談的都是「技術與錢」，但真正讓專案翻車的，往往是那些在會議上沒人提到的變數：規格變更、產品壽命、供應鏈、資安。
規格變更與現場更新
如果你的產品還在「摸著石頭過河」的階段，規格隨時會變，那 FPGA 幾乎是唯一選擇。客戶今天要加一個協定，明天要改一個演算法，後天要支援新的感測器，FPGA 都能靠重新燒錄解決。ASIC 一旦流片，這些變更全部變成「下一版」的事。
不過要注意，FPGA 的「可更新」也是雙面刃。醫療、車用、工控這類高度監管的領域，任何韌體或 bitstream 更新都要走認證流程，更新成本其實不低。而且如果產品已經在客戶手上，遠端更新還牽涉到資安與責任歸屬。
生命週期與停產風險（EOL、停產、翻新料）
FPGA 是「向供應商買」的零件，它的生命週期由供應商決定。一顆 FPGA 停產（EOL），你的產品就要面臨重新設計的命運。對生命週期長達十年、十五年的工業設備或醫療器材來說，這是個真實的痛苦。很多時候客戶還會要求「最後一次採購（Last Time Buy）」，你得一次囤好幾年的料，資金壓力與倉儲風險都很大。
ASIC 雖然也有晶圓廠製程停產的問題，但通常可以透過「製程轉移」或「最後一次投片」來處理，而且如果設計是自家擁有，主動權相對高一些。當然，這也要付出重新驗證的成本。
另一個現實問題是「翻新料」。市場上流通的 FPGA 有時會有翻新、拆機、甚至偽造品，對高可靠度產品來說是潛在風險。ASIC 直供的比例較高，這方面的顧慮相對少一些。
資安與防抄板
FPGA 的 bitstream 存在外部配置 Flash 裡，這意味著有心人士可以透過讀取 Flash、或是側通道攻擊，把設計「複製」走。雖然各家 FPGA 廠商都有 bitstream 加密機制，但這是一場持續的攻防戰。
ASIC 則把設計鎖在晶片內部，逆向工程難度大幅提高（雖然不是不可能，但成本極高）。對於知識產權保護要求高的產品（例如加密貨幣礦機、高階加密設備、軍工產品），ASIC 往往是唯一選項。
六、決策框架：什麼情況該「燒一顆」，什麼情況「燒錄」就好
把前面所有因素整理起來，我們可以歸納出一個實務上可用的判斷框架。以下用表格的方式呈現，方便讀者在專案會議上直接對照。
評估構面
適合「燒錄」FPGA
適合「燒一顆」ASIC
預估出貨量
低於損益兩平點，或需求尚不明朗
明確超過損益兩平點，且有長期訂單能見度
產品階段
原型驗證、POC、小批量試產
規格已凍結，進入量產階段
規格穩定度
規格可能頻繁變更、需要現場更新
規格穩定、可接受長開發週期
功耗要求
功耗不敏感、有散熱空間
電池供電、高密度、無風扇設計
效能要求
中低時脈、演算法可平行化
高時脈、低延遲、客製化資料路徑
體積要求
板空間充裕
小型化、可攜式、穿戴裝置
資金與風險承受度
資金有限、不能承受重投風險
有充足 NRE 預算與時程緩衝
生命週期
短中期、可接受換料重設計
長生命週期、需穩定供貨
資安需求
一般商業應用
高知識產權保護、防抄板、防逆向
如果你的專案同時勾選了多個「適合 ASIC」的欄位，那大概就可以開始規劃 Tape-out 了。如果多數落在「適合 FPGA」，那就先乖乖燒錄，把產品做出來、把市場驗證清楚，再來談開晶片。
特別提醒一點：很多團隊會在「產品還沒賣出去」的時候就幻想自己會賣一百萬台，然後據此決定開 ASIC。這是最常見、也最昂貴的錯誤。建議的做法是：先做小批量 FPGA 版本，拿到真實訂單與客戶回饋，再決定要不要投 ASIC。用市場數據說話，比用 Excel 上的樂觀預測說話安全得多。
七、混合策略：不是二選一
實務上，ASIC 與 FPGA 往往不是互斥的選項，而是同一條產品路線上的兩個階段，甚至是同一個系統裡的兩個角色。懂得混搭的團隊，通常能同時拿到彈性與成本優勢。
FPGA 先驗證、ASIC 後量產
這是最經典的組合。先用 FPGA 做出功能原型，讓軟體團隊、演算法團隊、客戶端都能實際操作，把規格與介面確認清楚。等到設計穩定、市場需求明確、出貨量預估有底氣之後，再把同一份 RTL 轉成 ASIC。
這種做法的好處是：FPGA 階段的所有驗證成果（testbench、驗證環境、軟體堆疊、驅動程式）都可以直接沿用，大幅降低 ASIC 的驗證負擔。而且因為已經有實際出貨的 FPGA 版本，你可以拿到真實的效能數據與客戶回饋，讓 ASIC 的規格更精準。
要注意的是，從 FPGA 轉 ASIC 不是「按一個鍵」那麼簡單。FPGA 上的記憶體、DSP、時脈資源都是特定廠商的 IP，轉到 ASIC 時要換成代工廠提供的標準元件，時序約束、CDC（跨時脈域）處理、重置策略都要重新檢視。這中間的工程轉換成本，務必在時程上預留。
系統級分工：ASIC 做重活、FPGA 做介面
另一個常見的混合模式是在同一個系統裡分工。例如：用 ASIC 或 SoC 處理核心的運算與訊號處理（因為量大、需要低功耗），同時保留一顆小 FPGA 做為「彈性介面層」，負責處理客戶客製化的 I/O、協定轉換、或是特殊時序需求。
這樣做的好處是：核心 ASIC 可以標準化、大量生產、壓低成本；而周邊的變異性由 FPGA 吸收，讓同一塊板子可以賣給不同客戶、支援不同介面規格。工業電腦、測試儀器、網通設備都很常採用這種架構。
還有一種變形是用 FPGA 做「ASIC 的保母」：在 ASIC 旁邊放一顆小 FPGA，負責開機序列、電源管理、時脈校正、故障偵測與回報。這樣可以讓 ASIC 的設計簡化，也能在 ASIC 出現異常時提供除錯資訊。
八、常見誤區與實務問答
最後，整理幾個在實務討論中最常出現的誤區，這些觀念如果沒釐清，很容易做出錯誤決策。
誤區一：「FPGA 比較慢，所以量產一定要換 ASIC。」這句話只對一半。FPGA 確實時脈較低，但如果你的應用本身是高度平行化、時脈不需要很高的（例如影像前處理、馬達控制、加密雜湊），FPGA 的總吞吐量可能已經足夠，不一定要換 ASIC。先確認你的瓶頸是「時脈」還是「架構」，再決定要不要換。
誤區二：「ASIC 單價比較低，所以量大一定划算。」這忽略了 NRE 攤提與時程風險。如果產品生命週期只有兩年、出貨量只有三萬台，ASIC 的 NRE 根本攤不回來。而且如果因為重投延誤上市，損失的市場機會成本往往遠大於省下的單價。
誤區三：「FPGA 不能做量產。」這完全錯誤。很多工業設備、醫療器材、航太系統、甚至是部分網通產品，都是用 FPGA 量產的。關鍵在於你的量與應用場景是否適合，而不是 FPGA 本身「不能量產」。
誤區四：「開 ASIC 就是把 FPGA 的 RTL 丟給代工廠。」這是最危險的誤解。FPGA 與 ASIC 的設計流程、時序模型、元件庫、驗證方法都不同。從 FPGA 轉 ASIC，需要重新做合成、時序收斂、DFT、功耗分析，還要把 FPGA 特有的 IP 換掉。這是一整個專案，不是一個轉檔動作。
誤區五：「先開一顆便宜的 ASIC 試水溫。」所謂「便宜的 ASIC」，通常是指成熟製程、小面積、低腳數的設計。但即使是 0.18μm 的 ASIC，光罩費用加上封裝測試開發，還是要花掉數百萬台幣。對新創來說，這筆錢更適合拿去做市場驗證與 FPGA 原型。
實務上最常被問到的問題是：「我們現在該不該開 ASIC？」我的建議永遠是：先問三個問題。第一，你的 FPGA 版本已經穩定出貨了嗎？第二，你手上的訂單或客戶承諾，是否已經明確超過損益兩平點？第三，你的團隊與資金，是否能夠承受一次重投的風險？這三個問題都回答「是」，再來談 Tape-out。任何一個答案是「不」，就先繼續燒錄。
結語：燒錄是過程，燒一顆是承諾
ASIC 與 FPGA 的選擇，本質上不是技術問題，而是「風險與報酬」的取捨。FPGA 讓你用較低的成本、極高的彈性，快速把產品推到市場、驗證需求、收集回饋；ASIC 則是在你對市場與規格有高度信心之後，用一次性的巨大投入，換取長期的成本、效能與功耗優勢。
把「燒錄」當成過程，把「燒一顆」當成承諾，這個心態會讓你的決策更穩健。不要因為「聽起來比較厲害」就急著開晶片，也不要因為「怕花錢」就一直卡在 FPGA 階段不敢前進。用數據算損益兩平點，用原型驗證市場，用時程與資金評估風險，然後在對的時間點做出對的決定。
對大多數團隊來說，正確的路徑往往是：先燒錄，把產品做出來、賣出去；等量到了、規格穩了、錢也準備好了，再燒一顆。這條路看起來比較慢，但通常走得最遠。
希望這篇文章能幫你在下一次「到底要不要開 ASIC」的討論中，拿出更有說服力的判斷依據。如果你正在進行相關專案的評估，也歡迎把這篇的決策框架表格印出來，貼在會議室白板上，一條一條對照討論，會比憑感覺爭論有效得多。
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