半導體測試機台：為什麼測試成本佔晶片售價 10%
有些產品（尤其是車用、工業、伺服器與航太應用）不能只測「現在能不能用」，還要保證「三年後還能不能用」。老化測試就是把晶片放進高溫、高電壓的環境中連續運作數十到數百小時，加速暴露早夭型缺陷（Infant Mortality）。
老化測試的成本其實非常驚人，因為它是一種「時間成本」——一台老化爐裡放著幾千顆晶片，運轉 48 小時，這段時間內這些晶片完全沒有產出任何價值，只是被動等待。若再加上老化前後各一次測試，整體測試時間可能膨脹三到五倍。這也是車用晶片報價普遍比消費級貴上一截的重要原因之一。
1-4 系統級測試（SLT）：模擬真實使用情境
近十年快速崛起的還有一關：系統級測試（System Level Test, SLT）。做法是把晶片裝到接近實際應用的電路板上，跑真實的作業系統、驅動程式與應用程式，觀察它會不會在特定情境下當機、過熱或降頻。
SLT 的出現，是因為先進製程的缺陷愈來愈「隱性」——傳統 ATE 用結構化測試向量抓不到的邊角問題，只有跑真實軟體才會現形。對於手機 SoC、伺服器 CPU、AI 加速器這類系統複雜度極高的晶片，SLT 幾乎已成標配。但 SLT 的設備成本與測試時間都不便宜，因為它本質上是在測試機台上「重現一台電腦」。
二、10% 是怎麼算出來的？拆解測試成本的真實組成
「測試成本佔售價 10%」不是一個精確的會計數字，而是產業界的經驗法則。實際比例會隨晶片類型、製程節點、封裝形式與測試策略劇烈變動：單純的電源管理 IC 可能只有 2%～3%，大型 SoC 大約 5%～12%，而高階 CPU／GPU 在導入先進封裝後，測試成本佔比甚至可能逼近 20%～30%。
要理解這個數字的來源，必須把測試成本拆成五個主要構面來看。
2-1 機台折舊：一天不開機也在燒錢
一台高階 ATE（Automatic Test Equipment，自動測試設備）的價格，依配置與腳位數不同，從 100 萬美元到 500 萬美元以上都有。若是支援高速 SerDes、毫米波射頻或高並行數的頂規機種，單機突破 500 萬美元並不罕見。
這種等級的設備，會計上通常以 5～7 年折舊攤提。假設一台 300 萬美元的測試機，折舊 6 年、每年運轉 6,000 小時，光折舊成本就是每小時約 83 美元。這還沒算上維護合約、校正、備品、廠務用電與潔淨室空間成本。把這些全部加進去，業界常引用的一個粗略數字是：一台高階測試機的「全成本」大約落在每小時 100～200 美元之間。
關鍵在於，這個成本是「時間費率」——不管你這小時測了 10 顆還是 1,000 顆晶片，機台的折舊都一樣在跑。所以測試經濟學的核心命題只有一個：如何在同樣的時間內，測完更多顆晶片，同時不漏掉壞品。
2-2 測試時間：每一秒都在計費
我們可以用一個簡化的算式，具體感受 10% 是怎麼來的：
單顆測試成本 ≈（機台每小時全成本 ÷ 每小時產出顆數）＋ 耗材分攤 ＋ 開發費分攤
假設某顆晶片的測試機台全成本為每小時 150 美元，測試時間 30 秒，且該機台可同時測試 4 顆（即 4-site 並測），那麼每小時可產出 4 ×（3,600 ÷ 30）＝ 480 顆，單顆測試成本約 0.31 美元。
但如果這是一顆面積很大的 AI 加速器晶片，機台一次只能測 1 顆（1-site），測試時間又長達 90 秒，那麼每小時僅產出 40 顆，單顆測試成本立刻跳到 3.75 美元。若該晶片售價為 40 美元，測試成本佔比就是 9.4%——正好落在我們熟悉的「10%」附近。
從這個算式可以清楚看到兩個杠杆：並測數（Site Count）與測試時間（Test Time）。業界所有降低測試成本的努力，幾乎都圍繞這兩件事打轉。
2-3 探針卡與測試座：被忽略的高價耗材
很多人不知道，探針卡是半導體廠裡單價最高的耗材之一。一張先進製程用的垂直探針卡，價格可以從數萬美元到超過 20 萬美元；若是高頻、高腳數或 MEMS 探針方案，成本還會再往上疊。
而且探針卡是「消耗品」。每一次接觸晶圓，探針都會磨耗；接觸次數到達壽命上限（可能是數十萬到數百萬次）後就必須清潔、維修甚至更換。以一張 15 萬美元、壽命 100 萬次接觸的探針卡計算，平均每次接觸成本就是 0.15 美元。若一顆晶片需要接觸 2 次（CP 兩輪測試），光探針卡成本就 0.3 美元。
FT 端的測試座（Socket）同樣不便宜，尤其是高頻、高電流或車用高可靠度規格，一個測試座數百到數千美元，壽命卻只有數萬到數十萬次插拔。這些耗材成本在計算「測試成本佔比」時經常被低估，但對於測試時間短、量大價低的晶片（例如 MCU、PMIC），耗材反而是成本主體。
2-4 測試程式開發與工程人力
測試不是「把晶片放上去按開始」這麼簡單。一顆新晶片在量產前，測試工程師必須：
依據設計規格書（Datasheet）與 DFT（可測試性設計）架構，規劃測試項目與覆蓋率目標
撰寫測試程式（Test Program），包含向量生成、時序設定、電平設定與量測流程
設計測試板（Load Board / DUT Board）與探針卡規格
設定良率篩選界限（Test Limit），並在量產後持續調整
這段前置作業，對一顆複雜 SoC 而言，往往需要數十人月甚至上百人月的投入。若把這些工程成本攤提到量產階段，對於生命週期短、出貨量有限的產品，攤提壓力會非常明顯。
2-5 廠務、人力與良率損失的隱形成本
還有一塊經常被遺漏的成本：測試廠房本身。測試機台需要穩定的電力、冷卻水、壓縮空氣與溫濕度控制，一座現代化的測試廠房，每平方公尺的建置成本與營運成本都相當可觀。再加上作業人力、設備工程師、輪班制度，以及測試過程中因為「誤判」造成的良率損失（Test Escapes 與 Overkill），這些都是這 10% 裡的組成部分。
特別是「測試誤判」：如果測試界限設得太嚴，會把好晶片判成壞品丟掉（Yield Loss）；設得太鬆，壞晶片流到客戶手上（DPPM 上升），可能導致整批退貨與商譽損失。這個平衡點的拿捏，本身就是一門專業。
三、先進製程與先進封裝如何推高測試成本
如果測試成本只是固定比例，那倒也罷了。真正的問題是：在先進節點與先進封裝的推動下，這個比例正在往上走。
3-1 3 奈米、5 奈米的測試難題
摩爾定律走到 5 奈米以下，對測試帶來三個結構性挑戰：
第一，測試向量爆炸。一顆 3 奈米 SoC 的電晶體數量超過 200 億顆，掃描鏈（Scan Chain）長度與測試向量數量呈指數成長。業界估計，先進節點的結構化測試資料量相較 28 奈米時代成長了數十倍，測試時間自然跟著拉長。
第二，缺陷模型變複雜。在先進節點，很多失效不再是「線斷了、短路了」這種好抓的硬缺陷，而是電阻值微幅漂移、臨界電壓偏移、時序邊界模糊等「軟性」問題。要抓到它們，需要更精細的參數測試、更多電壓溫度角落的驗證，這些都會直接反映在測試時間上。
第三，測試覆蓋率要求提高。車用、資料中心與 AI 應用的客戶，對 DPPM（每百萬顆不良數）的要求往往是個位數甚至零。為了達到這種等級，測試覆蓋率必須從過去的 95% 往上推到 99% 以上，而這最末端 4% 的覆蓋率，往往需要付出不成比例的測試時間。
3-2 Chiplet 與 HBM：測試次數直接翻倍
如果說先進製程是「測得更久」，那先進封裝就是「測得更多次」。
在傳統單晶片架構中，一顆晶片大致經歷 CP 與 FT 兩次主要測試。但在 Chiplet（小晶片）架構下，流程變成：每一顆小晶片各自要做 CP 與 FT（或 Known Good Die 測試），中介層（Interposer）與載板要測，封裝完成後整顆大晶片還要再測一次，最後可能還要跑 SLT 與老化測試。測試次數從 2 次變成 4～6 次，成本自然倍數成長。
HBM（高頻寬記憶體）更是極端案例。HBM 是把多層 DRAM die 堆疊起來的產品，每一層 die 在堆疊前都要經過嚴格測試（因為一旦堆上去，壞掉的風險與成本極高），堆疊後還要進行 TSV 導通測試與整體功能驗證。再加上 HBM 與 GPU 封裝在一起後（如 CoWoS），還需要進行封裝後的系統級驗證。這也解釋了為什麼 AI 伺服器上的高階加速器，測試成本佔比會顯著高於一般消費性晶片。
四、測試機台的市場版圖：誰在賺這筆錢
既然測試這麼貴，那錢都流到誰的口袋？半導體測試設備市場大致可以分為幾個區塊：
ATE 測試機的全球市場由少數幾家廠商主導。日本的愛德萬測試（Advantest）與美國的泰瑞達（Teradyne）合計佔據絕大部分市佔，前者在 SoC 與記憶體測試領域著墨極深（V93000 系列是業界指標機種），後者則在消費性邏輯、類比與車用測試有強大基礎（UltraFLEX、J750 系列）。
探針台與分選機方面，東京精密、東京威力科創（TEL）、台灣的惠特、致茂等廠商各有布局；分選機則有 Cohu、愛普生等業者。至於探針卡與測試座，則由 FormFactor、MPI、旺矽、中華精測、穎崴等專業廠商供應，這是台灣廠商在全球供應鏈中相當有存在感的一塊。
值得注意的是，近十年中國大陸也積極扶植本土測試設備業者（如華峰測控、長川科技），從中低階機種切入，逐步往車用與電源管理領域擴張。這對整體測試設備價格結構帶來了一定壓力，但高階 SoC 與高速介面測試的技術門檻仍然很高，短期內難以撼動既有格局。
對晶片設計公司而言，這意味著一件事：測試設備的議價空間有限，想壓低成本，只能從「用得更有效率」下手。
五、降低測試成本的五個實務方向
面對居高不下的測試費用，產業界其實發展出一整套方法論。以下整理五個最常見的方向，也順便讓讀者理解測試工程師日常在做什麼。
方向一：提高並測數（Multi-site Testing）。這是最直接的杠杆。如果能從 4-site 提升到 16-site，在相同測試時間下產出提升四倍，單顆成本直接砍到四分之一。但並測數不是想加就加，它受限于機台腳位資源、電源供應能力、探針卡設計難度與測試程式架構，通常需要軟硬體協同設計。
方向二：壓縮測試時間。方法包括改進測試向量效率（如利用 on-chip compression 壓縮掃描資料）、刪除冗餘測試項目、採用自適應測試（Adaptive Testing）——也就是依晶片先前的測試結果或製程資料，動態決定後續要跑哪些測試。業界實務上，一顆量產晶片的測試程式往往經過數十次迭代優化，把時間從 60 秒壓到 30 秒是常見成果。
方向三：良率導向的測試界線管理。測試界限設得太保守，會造成大量「好品被誤殺」（Overkill）；設得太寬鬆，則會讓不良品流出。透過統計分析與機器學習模型，依製程變異動態調整界限，可以在不犧牲品質的前提下減少不必要的報廢。
方向四：DFT 與測試友善設計。這是設計端的責任。好的 DFT 架構（如內建自我測試 BIST、掃描鏈分割、邊界掃描 JTAG）可以讓測試機台用更少的向量達到更高的覆蓋率。換句話說，測試成本有一大部分是在晶片設計階段就決定好的，事後再怎麼優化也只能救回一部分。
方向五：測試策略分層。不是每一顆晶片都需要跑完整測試。對於成熟產品，可以採樣抽測（Sampling）；對於高階產品，則投資在 SLT 與老化測試上。把測試資源分配在最能反映實際風險的地方，是測試策略規劃的核心。
六、常見問題（FAQ）
Q1：測試成本 10% 是固定的嗎？
不是。這是一個概括性的經驗值。低複雜度的類比 IC、離散元件可能只有 2%～5%；大型 SoC 約 5%～12%；車用與高效能運算晶片在先進封裝加持下可能超過 15%。真正的比例取決於晶片面積、測試時間、並測數、封裝成本與良率目標。
Q2：為什麼不乾脆不要測那麼多，省錢就好？
因為測試不足的代價更高。一顆不良品流到客戶端，可能造成整批退貨、產品召回、產線停擺甚至商譽損失。對車用與醫療電子而言，這個代價可能是測試成本的數百倍。測試本質上是一種保險，保費高低取決於你願意承擔多少風險。
Q3：測試機台跟晶圓廠的設備一樣貴嗎？
單機價格通常遠低於 EUV 曝光機（後者動輒上億美元），但測試機台的數量龐大、且需要持續汰換與升級。整體而言，測試設備約佔半導體資本支出的 7%～10%，是先進位製程之外不可忽視的一塊。
Q4：AI 會取代測試工程師嗎？
短期內不會，但會改變工作內容。AI 與機器學習已經被大量應用在測試資料分析、異常偵測與自適應測試決策上，但測試策略的制定、界限的取捨與跨部門協調，仍然需要具備半導體知識與產品思維的工程師。未來的測試工程師，會更像資料分析師與系統架構師的混合體。
結語：測試是沉默的成本，也是沉默的價值
回到最初的問題：為什麼測試成本佔晶片售價 10%？
答案其實不複雜——因為測試是一場「用時間與設備，換取確定性」的交易。測試機台每小時上百美元的成本、探針卡與測試座的耗材損耗、測試程式開發的工程投入、先進製程與先進封裝帶來的測試次數膨脹，全部加總起來，就構成了那看似不起眼、卻扎扎實實的 10%。
而對台灣讀者來說，這個數字還有一層意義。全球半導體供應鏈中，台灣不只掌握晶圓製造，在封測（OSAT）、探針卡、測試座與測試服務領域同樣佔有關鍵地位。當我們在關注 3 奈米與 CoWoS 產能的同時，或許也值得多看一眼那些安靜運轉的測試機台——它們不發光、不上鏡頭，卻是每一顆晶片能夠安心交到客戶手上的最後一道防線。
下次你拿起手機、打開筆電，或是在雲端跑一個 AI 模型的時候，不妨想想：這顆晶片在被裝進裝置之前，可能已經在測試機台上被「拷問」過好幾輪了。而那 10%，就是它通過考驗的代價。