晶片設計的面積經濟學：為什麼 die 大一倍成本不只兩倍
50mm²
約 1,414 顆
約 1,320 顆
約 2.06 倍
約 0.49
100mm²
約 707 顆
約 640 顆
1.00 倍
1.00
200mm²
約 353 顆
約 306 顆
約 0.48 倍
約 2.09
400mm²
約 177 顆
約 143 顆
約 0.22 倍
約 4.47
800mm²
約 88 顆
約 65 顆
約 0.10 倍
約 9.85
1,600mm²
約 44 顆
約 28 顆
約 0.04 倍
約 23.3
表格中最值得注意的是：100mm² 的 die 每片晶圓約可切出 640 顆，200mm² 約 306 顆。面積變成兩倍，顆數卻只剩 47.8%，不是 50%。若晶圓成本固定，每顆 die 分攤到的晶圓成本就是 640 ÷ 306，約 2.09 倍。也就是說，光是在「切晶圓」這個階段，die 大一倍的成本就已經超過兩倍。
1.2 邊緣損失與形狀效應：為什麼不是單純除以二
很多人會問：面積加倍，顆數不是應該剛好減半嗎？問題出在圓形晶圓的邊緣。die 越大，邊緣能完整容納它的機率越低，許多位置只能形成「不完整 die」而報廢。換句話說，大 die 的邊緣損失比例通常比小 die 更高。這是因為晶圓邊緣的弧形區域寬度固定，小 die 可以塞進比較多角落，大 die 則很容易卡在弧線上。
另一個因素是光罩場與曝光場。先進微影機台一次曝光的面積有限，通常以 26mm × 33mm、約 858mm² 的「光罩限制」為參考。當 die 接近或超過這個尺寸，設計者就必須考慮拼接曝光、分割晶片或多晶粒封裝。這些做法不是不能做，但會增加光罩數量、對準難度、良率風險與測試複雜度。面積經濟學不是只有「面積除以面積」，還要看面積的形狀與製程限制。
1.3 先把良率放一邊：晶圓成本本身的非線性
為了先看清幾何效果，我們暫時假設良率 100%。此時每顆 die 的晶圓成本等於「晶圓價格 ÷ 每片顆數」。若 300mm 晶圓價格為 5,000 美元，100mm² die 的每顆晶圓成本約 7.81 美元；200mm² die 則約 16.34 美元，成本比為 2.09 倍。這個 2.09 倍不是魔法，也不是晶圓厂故意訂價，而是圓形晶圓切方形 die 的幾何結果。
但真實世界不會停在這裡。良率一加入，成本曲線會變得更陡。因為大 die 只要碰到一顆致命缺陷，整顆就報廢；小 die 則可以把缺陷分散到不同 die，讓部分產品仍然存活。這就是為什麼面積經濟學的第二層，是良率經濟學。
二、良率才是面積經濟學的放大器
如果說晶圓幾何讓成本變成 2.09 倍，那麼良率就是讓成本從「兩倍多」變成「三倍、四倍」甚至更高的放大器。半導體製程不可能沒有缺陷，差別只在缺陷密度有多低、缺陷是否致命、以及設計有沒有備援機制。die 面積越大，累積到致命缺陷的機率越高，良率通常會以指數方式下降。
2.1 缺陷密度與 Poisson 良率模型
最常用的入門模型是 Poisson 良率模型：良率 ≈ e−D0 × A，其中 D0 是每平方公分的缺陷密度，A 是 die 面積（平方公分）。這個模型假設缺陷隨機分布，且每個缺陷都會讓 die 失效。真實良率比這個模型複雜，還有缺陷群聚、系統性良率、參數良率與封裝良率，但 Poisson 模型很適合說明「面積越大、良率掉得越快」的趨勢。
Poisson 模型下的良率示意：面積與缺陷密度的影響
缺陷密度 D0
面積 1cm² 良率
面積 2cm² 良率
面積 4cm² 良率
面積 1→2cm² 的良率成本倍數
0.05／cm²
95.1%
90.5%
81.9%
約 2.10 倍
0.10／cm²
90.5%
81.9%
67.0%
約 2.21 倍
0.20／cm²
81.9%
67.0%
44.9%
約 2.44 倍
0.30／cm²
74.1%
54.9%
30.1%
約 2.70 倍
0.50／cm²
60.7%
36.8%
13.5%
約 3.30 倍
表中最後一欄是在「忽略邊緣幾何、只考慮良率」的簡化條件下，面積從 1cm² 加倍到 2cm² 時，每顆良品分攤成本大約變成幾倍。當缺陷密度只有 0.05／cm² 時，成本約 2.10 倍；但當缺陷密度上升到 0.50／cm² 時，成本會逼近 3.30 倍。這還沒把前面提到的 2.09 倍晶圓幾何算進去。若把幾何與良率相乘，實際成本倍數會更可觀。
2.2 良率不是單一數字：乘法模型與系統性損失
真實晶圓厂的良率不是一個單一常數，而是很多良率的乘積。例如：缺陷良率、系統性良率、參數良率、邊緣良率、封裝良率、測試良率。每一道關卡都會讓最終良品數下降。大 die 通常會同時碰到更多問題：跨晶圓的臨界尺寸變異、微影熱點、CMP 碟形凹陷、應力分布、電源壓降、時序違規、功耗與頻率分布。這些問題不一定會讓整片晶圓報廢，但會讓大 die 的良率分布更窄、更難 binning。
更麻煩的是，大 die 的設計通常更複雜，驗證項目更多，參數調整空間更小。小 die 可以用較寬鬆的電壓頻率曲線出貨，大 die 則可能因為少數核心或快取出錯，就必須降級或報廢。良率不是「做出來就算」，而是「做出來、測得過、能穩定出貨」才算。這也是為什麼面積經濟學不能只看晶圓面積，還要看產品定義與測試策略。
2.3 大 die 的良率懸崖：一個缺陷帶走整顆
當 die 面積大到接近光罩限制，良率曲線會出現所謂的「良率懸崖」。小 die 上一顆缺陷可能只影響一小部分產品，大 die 上同一顆缺陷卻可能讓整顆高單價晶片報廢。對 CPU、GPU、AI 加速器與高頻寬記憶體附近的大晶片來說，這種風險特別明顯。設計者會用核心關閉、快取備援、ECC、冗餘線路與分段供電來降低損失，但這些備援本身也佔面積，等於用面積換良率。
例如一顆大型 GPU 可能有很多運算單元，若某個單元有缺陷，可以關閉該單元並降級出售；但這種「 harvest」策略需要產品分級與市場需求配合。若市場只願意買最高階型號，備援就無法完全回收成本。反之，若產品線完整，大 die 的缺陷品可以變成中階或入門型號，面積經濟學的壓力就會小一些。這也是為什麼晶片公司不只是在設計晶片，也是在設計產品組合。
三、die 變大後，成本不只在晶圓裡：五個常被低估的費用
到目前為止，我們談的是晶圓與良率。但 die 面積變大，成本會沿著整條供應鏈放大。很多專案在估算時只看晶圓價格，最後卻在光罩、封裝、基板、測試、電源與散熱上超支。以下五個費用，是面積經濟學中最常被低估的部分。
3.1 光罩、NRE 與設計成本的分攤
先進製程的光罩組價格非常驚人，從數百萬美元到數千萬美元都有可能。die 變大，通常代表設計更複雜、光罩層數更多、驗證工作量更大，甚至可能需要拼接曝光或額外光罩。這些成本屬於 NRE（一次性工程費用），必須分攤到每一顆出貨的晶片上。若產品出貨量很大，NRE 分攤就相對便宜；若大 die 產品出貨量只有幾十萬顆，NRE 分攤就會非常沉重。
舉例來說，假設光罩與設計 NRE 合計 3,000 萬美元。若小 die 產品出貨 200 萬顆，每顆分攤 15 美元；若大 die 產品只出貨 30 萬顆，每顆分攤 100 美元。兩顆晶片的晶圓成本可能只差 2 倍多，但加上 NRE 後，總成本差距可能接近 4 倍。這就是為什麼「大 die 通常賣得貴」不只是因為矽面積大，而是因為它常常伴隨低出貨量、高驗證成本與高客製化程度。
3.2 封裝、基板與測試：面積會沿著供應鏈放大
die 變大，封裝不會只是把同一個盒子放大。首先，封裝基板面積通常要跟著變大，層數可能增加，線寬線距可能更細，還要處理翹曲、散熱與電源傳遞。其次，大 die 的凸塊數量、接腳數與測試點通常更多，測試時間更長，探針卡與測試座成本也更高。若使用 2.5D 或 3D 先進封裝，中介層、TSV、微凸塊與組裝良率都會讓成本再往上跳。
測試尤其容易被忽略。大 die 的電路更多，掃描鏈更長，功能測試向量更多，燒機時間也可能更長。若一顆大 die 在封裝後才發現問題，損失的不只是晶圓成本，還包括基板、組裝、測試與報廢處理。這也是為什麼先進晶片越來越強調「已知良品晶粒」（KGD）與「已知良品封裝」。面積越大，越不能等到最後才發現缺陷。
3.3 電源完整性與散熱：同一顆晶片，更大的供電與冷卻系統
die 變大通常伴隨更高的總功耗與更複雜的供電網路。大晶片需要更多電源相位、更多去耦電容、更厚的銅層、更低的 IR drop 與更好的電源雜訊控制。若功耗密度高，散熱方案也要升級：從空冷到均熱板、水冷、液冷，甚至資料中心層級的冷卻基礎設施。這些系統成本不一定算在晶片單價裡，但會影響終端產品成本與客戶採用意願。
此外，大 die 的熱分布通常更不均勻，局部熱點會限制頻率與良率。同一顆晶片在實驗室跑得出頻率，不代表在量產封裝與真實主機板環境中能穩定出貨。面積經濟學到最後，往往會變成「效能經濟學」：與其做一顆很大但良率低、功耗高、散熱難的 die，不如拆成多顆較小晶粒，或用不同製程分別處理運算、I/O 與記憶體。
3.4 產能、庫存與上市時間風險
大 die 每片晶圓只能切出較少顆數，意味著同樣的晶圓產能只能支應較少的出貨量。對晶片公司而言，這會造成產能配置與庫存管理的壓力。小 die 的供應比較有彈性，大 die 則容易出現「一片晶圓只夠幾十顆」的窘境。若良率不如預期，缺貨會更嚴重；若需求不如預期，庫存中的高單價 die 也會變成財務負擔。
上市時間也是成本。大 die 的設計、驗證、封裝與測試週期通常更長，若競爭對手先用較小 die 或 chiplet 方案推出產品，大 die 專案就算技術規格更好，也可能錯過市場窗口。面積經濟學不只是會計問題，也是時間與風險問題。
3.5 軟體、驗證與生態系：大 die 通常伴隨更複雜的系統
一顆大晶片往往不是單獨存在，它需要韌體、驅動程式、編譯器、函式庫、作業系統支援與開發工具。面積越大、核心越多、快取越大，軟體驗證矩陣就越龐大。這些成本不會直接顯示在 die 面積上，但會反映在產品總成本與專案時程。對 AI 加速器或高效能運算晶片而言，軟體生態系甚至可能比矽晶圓成本更難建立。
四、把帳算給你看：三個情境
以下用三個簡化情境，把晶圓幾何、良率、NRE、封裝測試與光罩限制放在一起看。所有數字都是示意，不是實際報價，重點是理解成本倍數如何從 2 倍多一路放大。
4.1 情境一：成熟製程、中等缺陷密度
假設使用成熟製程，300mm 晶圓價格 3,000 美元，缺陷密度 D0＝0.10／cm²。比較 100mm² 與 200mm² 兩顆 die。100mm² 的 DPW 約 640 顆，良率約 90.5%，良品數約 579 顆；200mm² 的 DPW 約 306 顆，良率約 81.9%，良品數約 251 顆。
若不計封裝測試，100mm² 每顆良品分攤晶圓成本約 5.18 美元，200mm² 約 11.95 美元，成本比約 2.31 倍。若加上封裝與測試，假設小 die 每顆 0.5 美元、大 die 每顆 1.0 美元，總成本約 5.68 與 12.95 美元，成本比約 2.28 倍。若測試成本因接腳數與功能變多而上升到 2 美元與 4 美元，總成本比會略降，但絕對差距仍然明顯。這個情境說明：即使在中低缺陷密度下，die 大一倍的成本也已經超過兩倍。
4.2 情境二：先進製程、大 die 與低良率
假設使用先進製程，300mm 晶圓價格 16,000 美元，缺陷密度 D0＝0.20／cm²。同樣比較 100mm² 與 200mm²。100mm² 良率約 81.9%，良品數約 524 顆，每顆晶圓成本約 30.5 美元；200mm² 良率約 67.0%，良品數約 205 顆，每顆晶圓成本約 78.0 美元，成本比約 2.56 倍。
接著加入 NRE 與產量差異。假設光罩與設計 NRE 合計 3,000 萬美元，小 die 產品出貨 200 萬顆，每顆分攤 15 美元；大 die 產品出貨 30 萬顆，每顆分攤 100 美元。若封裝測試分別為 3 美元與 8 美元，則小 die 總成本約 48.5 美元，大 die 約 186 美元，成本比接近 3.84 倍。這個情境很接近真實先進晶片的狀況：晶圓貴、良率低、NRE 高、出貨量又可能較少，四個因素疊加後，面積加倍的成本遠超兩倍。
4.3 情境三：超過光罩尺寸的巨型晶片
光罩限制大約是 26mm × 33mm，面積約 858mm²。當 die 面積從 800mm² 增加到 1,600mm²，已經超過單一光罩場，必須使用拼接曝光、多晶粒封裝或其他先進封裝方案。假設晶圓價格 16,000 美元、D0＝0.20／cm²。800mm² 的 DPW 約 65 顆，良率約 20.2%，良品數約 13.1 顆，每顆良品晶圓成本約 1,221 美元；1,600mm² 的 DPW 約 28 顆，良率約 4.1%，良品數約 1.1 顆，每顆良品晶圓成本可能超過 14,000 美元。面積只加倍，成本卻可能超過 10 倍。
當然，真實產品不會這麼單純。巨型晶片通常會用備援、核心關閉、晶粒分割或 chiplet 來改善良率，封裝與測試也會分擔風險。但這個極端例子清楚說明了「良率懸崖」：當面積大到某個程度，良率不是線性下降，而是快速崩落。這也是為什麼現代高效能晶片越來越傾向用多顆較小晶粒組成，而不是無限制放大單一 die。
五、設計端的因應：如何把面積經濟學變成競爭力
理解面積經濟學不是為了感嘆晶片很貴，而是為了在設計階段做出更好的取捨。面積不是免費的，每一平方毫米都會影響良率、封裝、功耗、測試與產品定價。以下幾個方向，是晶片設計團隊常用的因應策略。
5.1 架構取捨：效能、面積與良率的三角習題
第一個問題是：這個功能真的需要放在同一顆 die 上嗎？更大的快取可以提升效能，但也會增加面積與良率風險；更多核心可以提升平行效能，但會增加功耗、驗證與測試複雜度；更多 I/O 可以提升頻寬，但會增加接腳、封裝與電源成本。設計團隊必須用面積預算來做架構取捨，而不是把所有功能都塞進同一顆晶片。
例如，類比電路、SRAM、高速 I/O 與運算邏輯對製程的需求不同。若全部放在最先進節點，面積可能很小但成本很高；若把部分功能拆到成熟製程或不同晶粒，總面積可能增加，但良率、成本與上市時間反而更好。面積經濟學的核心不是「面積越小越好」，而是「把面積放在最有價值的地方」。
5.2 Chiplet 與先進封裝：把大 die 拆成小 die
Chiplet 是近年最熱門的面積經濟學解法。概念是把一顆大 die 拆成多顆較小晶粒，分別製造後再用先進封裝連接。這樣做的好處包括：小晶粒良率較高、可以用不同製程節點、可以重複使用 IP、可以更靈活地組裝產品等級。但 chiplet 不是免費的，它會增加封裝成本、互連功耗、測試複雜度與系統整合難度。
這裡有一個常見誤解：把一顆 200mm² 的 die 拆成兩顆 100mm²，良率就會變兩倍嗎？在簡單 Poisson 模型下，若兩顆小晶粒都必須良品才能組成產品，總良率其實和單顆 200mm² 相近，因為總矽面積相同。chiplet 的真正優勢在於：可以使用已知良品晶粒、混合不同製程、用備援或分級提高利用率、避開光罩限制，以及降低單一缺陷造成整顆高價晶片報廢的風險。也就是說，chiplet 不是讓缺陷消失，而是把缺陷風險分散到更可控的模組層級。
5.3 備援、ECC 與 binning：把缺陷變成可修復
記憶體與處理器常用備援機制來對抗缺陷。SRAM 可以有備用列與備用行，處理器可以關閉故障核心，GPU 可以關閉部分運算單元，高速介面可以用 ECC 與重試機制。這些設計會增加面積，但可以換取更高的有效良率。關鍵是備援的成本要低於報廢的成本，而且產品線要能吸收降級品。
Binning 也是面積經濟學的重要一環。同一片晶圓上的 die，可能因為頻率、功耗、漏電或核心數不同而分成不同等級。大 die 的 binning 難度通常更高，因為任何一個小缺陷都可能讓整顆 die 掉級。若產品線齊全，降級品可以賣到中階市場；若產品線太窄，降級品就只能報廢。這也是為什麼晶片公司會同時規劃旗艦、主流與入門型號，用市場區隔來吸收良率分布。
5.4 定價與產品組合：用市場區隔吸收面積成本
面積經濟學最終會反映在定價。大 die 的旗艦產品通常有較高毛利，用來回收 NRE、良率損失與先進封裝成本；小 die 或降級產品則負責擴大出貨量與市佔率。這種產品組合策略，本質上是在用不同市場區隔吸收面積成本。若定價太低，大 die 的良率風險會吃掉利潤；若定價太高，客戶可能轉向 chiplet 或競爭對手的方案。
因此，晶片設計不只是工程問題，也是商業問題。同一個 die 面積，在不同產品定位、不同出貨量、不同封裝與不同客戶合約下，成本結構可能完全不同。這也是為什麼我們不能只用「每平方毫米多少錢」來判斷晶片成本，而必須看整個產品生命週期的面積經濟學。
六、結論：die 面積是成本模型的第一公民
回到最初的問題：為什麼 die 大一倍，成本不只兩倍？答案可以分成四層。第一層是晶圓幾何：圓形晶圓切方形 die，面積加倍後每片顆數往往不到一半，光是晶圓分攤成本就超過兩倍。第二層是良率：缺陷密度讓大 die 的良率以指數下降，一顆缺陷帶走整顆高價晶片，成本倍數再往上加。第三層是供應鏈：光罩、NRE、封裝、基板、測試、電源與散熱都會隨著面積放大。第四層是商業與風險：大 die 通常出貨量較少、驗證較久、binning 較難，NRE 與庫存風險更集中。
對晶片設計者來說，面積不是免費資源，而是成本模型的第一公民。每一次增加快取、核心、I/O 或加速單元，都應該同時問三個問題：這塊面積能帶來多少效能或價值？它會讓良率下降多少？它會讓封裝、測試與散熱成本增加多少？如果只算晶圓面積，卻不算良率與系統成本，就會低估大 die 的真實代價。
對讀者來說，下次看到一顆巨大的 GPU 或 AI 晶片，不妨想想它背後的面積經濟學：不是設計師把晶片畫大就好，而是每一平方毫米都在和良率、光罩、封裝、功耗與市場需求拔河。這也是半導體工程最迷人之處：它既是奈米級的物理競賽，也是毫米級的成本會計。感謝閱讀「雅寶社區 · 頂客論壇」的 3C 科技教學，希望這篇文章能幫你建立更完整的晶片成本觀念。
七、常見問題 FAQ
7.1 die 大一倍，晶圓成本真的會超過兩倍嗎？
通常會。因為圓形晶圓切方形 die 有邊緣損失，面積加倍後每片顆數往往不到一半；若再把良率下降算進去，每顆良品分攤的晶圓成本通常超過兩倍。實際倍數取決於 die 面積、晶圓尺寸、缺陷密度與製程成熟度。
7.2 為什麼小 die 良率比較高？
因為缺陷是隨機分布在晶圓上的，die 面積越大，累積到致命缺陷的機率越高。用 Poisson 模型來看，良率約為 e−D0×A，面積 A 越大，良率下降越快。此外，大 die 也更容易受到跨晶圓變異、熱點與系統性缺陷影響。
7.3 Chiplet 一定比較便宜嗎？
不一定。Chiplet 可以改善小晶粒良率、避開光罩限制、混合不同製程與提高 IP 重用，但也會增加先進封裝、互連、測試與系統整合成本。若產品量不大、封裝成本太高，或互連功耗吃掉效能優勢，chiplet 未必比單一大 die 便宜。
7.4 面積經濟學會不會讓摩爾定律失效？
摩爾定律談的是單位面積電晶體數量與成本趨勢，而面積經濟學談的是實際產品成本結構。當先進製程成本上升、良率挑戰變大，單純靠縮小電晶體已經不夠，業界會轉向 chiplet、先進封裝、架構優化與產品分級。摩爾定律不是突然消失，而是從「單晶片微縮」變成「系統級微縮」與「成本工程」的綜合競賽。
延伸閱讀建議：若你對晶片設計、良率模型、先進封裝或半導體成本有興趣，歡迎繼續關注雅寶社區 · 頂客論壇的 3C 科技教學分類。本文數字為教學示意，實際晶圓價格、良率與封裝成本請以各晶圓厂、封裝厂與產品合約為準。