晶片生命週期：為什麼一顆晶片從設計到停產要 10 年
這個階段看似「只是開會」，但實際上決定了後面 90% 的成本結構。業界常說「規格階段的錯誤，是唯一無法用錢彌補的錯誤」，原因就在這裡。
階段二：RTL 設計與功能驗證（第 1～2.5 年）
規格定案後，工程師開始用硬體描述語言（Verilog／VHDL）撰寫 RTL（Register Transfer Level）程式碼，把電路行為一層一層描述出來。這階段最大的時間黑洞不是「寫程式」，而是「驗證程式」。
一顆中大型 SoC 的 RTL 程式碼可能高達數千萬行，對應的驗證程式碼（testbench）往往是設計程式碼的 2～3 倍。驗證團隊要建立：
單元測試（Unit Test）：每個模組獨立驗證。
為什麼這麼久？因為「晶片不能 patch」。軟體有 bug 可以發更新，晶片一旦下線（tape-out）就無法修改，只能整批報廢或重新投片。一次 5nm 投片成本可能超過 1,000 萬美元，所以業界寧可花 18 個月驗證，也不願冒一次「重投」的風險。
階段三：實體設計與簽核（第 2.5～4 年）
RTL 定稿後，進入「實體設計（Physical Design）」階段：把抽象的邏輯電路，變成真正可以交給晶圓廠製造的幾何圖形（layout）。這階段包含：
在先進製程（7nm 以下），實體設計的難度呈指數上升：電晶體尺寸逼近原子級、電阻電容效應（RC delay）主導效能、可靠度問題（EM／IR drop）更難收斂。許多團隊在這個階段反覆「修一版、跑一輪簽核、再修一版」，來回三、四次是家常便飯。
階段四：試產、量產與良率爬坡（第 4～6 年）
光罩做好、晶圓投下去，拿到第一批晶片稱為「試產（tape-out 後的 first silicon）」。這批晶片通常只有數十到數百顆，主要用途是：
試產通過後進入「量產（mass production）」，但這不代表結束——真正的挑戰是「良率爬坡（yield ramp）」。新製程或新設計的初期良率可能只有 30～50%，要透過調整製程參數、修正設計弱點、改善封裝與測試流程，才能把良率拉到 80～90% 以上。這個過程通常要 6～12 個月，而且每一批晶圓都牽涉數百萬美元的成本。
階段五：量產出貨與生態系擴散（第 6～8 年以上）
良率穩定後，晶片正式進入「賺錢」階段。但這段時間的工作一點也不輕鬆：
這個階段是晶片生命週期的「高原期」，時間長度取決於市場需求與替代產品節奏。消費型晶片可能 3～4 年就被下一代取代，工業與車用晶片則可以撐 10 年以上。
階段六：生命週期終止與停產（第 8～12 年以上）
當市場需求衰退、晶圓廠產能轉移（例如把 28nm 產線讓給更高毛利的產品）、或原廠決定聚焦新產品時，就會啟動 EOL 流程。標準動作包括：
對客戶而言，EOL 是一場噩夢：工業設備、醫療儀器、車用控制器的設計壽命動輒 15 年，但晶片原廠可能 10 年就停產。這就衍生出「最後一次採購囤貨」、「找現貨商掃貨」、「重新設計（redesign）」等各種應對策略，也是後段會詳細討論的內容。
三、為什麼每一階段都省不掉時間？
看完六大階段，你可能會想：「不能把某些階段並行嗎？不能加速嗎？」答案是：可以部分並行，但無法大幅壓縮，原因如下。
1. 驗證與簽核：看不見的時間黑洞
晶片設計的複雜度成長速度，遠快於驗證工具的進步。根據業界統計，驗證工作占整體設計週期的 50～70%，而且這個比例還在上升。一顆旗艦 SoC 的驗證案例（test case）可能高達數百萬個，跑完整套回歸測試（regression）需要數週的伺服器機時。
更麻煩的是「 corner case」：那些極少出現、但一旦出現就致命的時序或邏輯組合。工程師必須用 constrained random verification、coverage-driven verification 等方法，系統性地「逼出」這些角落案例。這個過程沒有捷徑，只能靠時間與算力堆出來。
2. 光罩與晶圓製造：物理與化學決定的硬性週期
一顆晶片從 tape-out 到拿到第一批晶圓，基本週期是：光罩製作 2～3 個月（先進製程更久）＋晶圓製造 2～3 個月＋封裝測試 1～2 個月，合計 5～8 個月。這是物理與化學製程決定的，無法用「加錢」或「加人」大幅壓縮。
而且先進製程的週期更長：一顆 3nm 晶片的光罩層數可能超過 80 層，每層都要經過微影、蝕刻、沉積、平坦化等數十道工序，整片晶圓的製造週期可能長達 3～4 個月。這也是為什麼「晶片缺貨」一旦發生，短時間內很難補上——因為產能是「排隊」出來的，不是「加班」出來的。
3. 良率與可靠度：一場馬拉松式的數據累積
良率不是「一次調好」的，而是靠一批又一批晶圓的數據累積，逐步找出缺陷來源（defect source）並改善。可靠度測試更是如此：HTOL 測試要跑 1,000 小時（約 42 天），溫度循環要跑數百到數千次，這些都是「日曆時間」，無法壓縮。
車用晶片的要求更嚴苛：AEC-Q100 認證、ISO 26262 功能安全認證，往往要額外花 1～2 年。這也是為什麼車用晶片的生命週期特別長——一旦通過認證，客戶不願輕易更換，因為更換意味著重新認證。
四、不同類型的晶片，生命週期大不同
「10 年」是平均值，實際差異非常大。以下比較三類常見晶片。
1. 消費型 SoC／CPU／GPU：3～6 年
手機 SoC、顯卡、消費型 CPU 的生命週期最短。原因很簡單：市場競爭激烈、製程迭代快、消費者換機頻率高。一顆旗艦手機 SoC 從發表到被下一代取代，往往只有 12～18 個月；從上市到 EOL 大約 3～4 年。高效能運算（HPC）與 AI 加速器因為迭代速度更快，生命週期甚至可能只有 2～3 年。
2. MCU／工業與車用晶片：10～20 年
微控制器（MCU）是典型的「長壽晶片」。一顆 8 位元 MCU 可能已經賣了 20 年還在生產，因為它被設計進各種工業控制、家電、車用模組，客戶的產品壽命本身就長，更換 MCU 意味著重新設計電路板、重新寫韌體、重新認證，成本極高。
車用晶片的生命週期尤其長：一輛車的開發週期約 3～5 年，服役年限 10～15 年，加上維修零件供應義務，車用晶片從設計到停產常常超過 15 年。這也是為什麼車廠對「晶片停產」特別敏感——一旦某顆 MCU 停產，可能導致某個車型無法維修。
3. 國防與航太晶片：20 年以上
國防、航太、醫療設備等領域的晶片，生命週期最長。這些應用的特色是「量少、價高、驗證嚴、更換難」。一顆用於衛星或飛彈系統的晶片，從設計到停產可能超過 20 年，而且原廠常常必須維持「停產後至少 10 年的供貨或庫存」。有些廠商甚至會把舊製程產線「冷凍保存」，專門服務這類長壽命需求。
五、停產不是終點：EOL 之後的世界
晶片停產後，市場並不會立刻消失，而是進入一個「灰色但龐大」的次級生態系。
1. 現貨市場與庫存商
EOL 公告後，通路商、庫存商（broker）會開始掃貨，把市場上剩餘的晶片買下來，再以更高的價格賣給急需的客戶。這個市場的價格波動極大：一顆原本幾美元的 MCU，在缺貨時可能被炒到數十美元甚至上百美元。
2. 翻新與山寨料
供需失衡也催生了「翻新晶片（refurbished）」與「山寨料（counterfeit）」問題。翻新晶片是從報廢電路板上拆下來的舊晶片，經過清洗、重新植球、雷射雕刻後當新品賣；山寨料則是直接仿造外觀與標示，內部可能是完全不同（甚至報廢）的晶粒。這類產品在工業與車用市場風險極高，可能導致整批設備故障。
3. 重新設計（Redesign）
對長期營運的產品而言，最正規的解法是「重新設計」：把停產晶片換成新一代或替代型號，重新驗證、重新認證。這是一筆不小的成本，但對於生命週期還很長的產品（例如工業設備、車用模組），往往是唯一可持續的選擇。
4. 原廠的「長壽命計畫」
部分原廠會針對特定市場推出「長壽命承諾（longevity commitment）」，例如保證供貨 10 年、15 年，或提供「最後一次採購」後的庫存代管服務。有些廠商甚至會把舊設計移轉到更成熟的製程（例如從 40nm 移到 65nm），以延長生產年限。
六、結論：十年不是浪費，而是必要的工程紀律
回到最初的問題：為什麼一顆晶片從設計到停產要 10 年？
因為晶片是人類文明中「最不容錯」的產品之一。它不能 patch、不能召回、不能現場維修，一次設計失誤就可能造成數千萬美元的損失與數年的時程延誤。因此，整個產業發展出一套「以時間換取確定性」的流程：用 1 年定義規格、用 1.5 年設計與驗證、用 1.5 年實體設計與簽核、用 2 年試產與良率爬坡、用數年量產與生態系擴散，最後再用 1～2 年優雅退場。
這 10 年不是效率低落，而是工程紀律的展現。它確保你手上的手機、車上的引擎控制器、醫院裡的醫療儀器、天上的衛星，都能在極端條件下穩定運作。下次當你看到一顆「看起來很舊」的晶片還在賣，別急著嘲笑它過時——它可能正支撐著某個你從未注意、卻絕對不能故障的關鍵系統。
而對台灣讀者而言，理解晶片生命週期還有一層現實意義：台灣是全球半導體供應鏈的核心，從 IC 設計、晶圓代工、封裝測試到通路庫存，每一個環節都與這套「10 年節奏」緊密相連。無論你是從業人員、投資人還是科技愛好者，讀懂晶片的時間觀，就等於讀懂了半導體產業的底層邏輯。
晶片的一生，始於一張規格書，終於一紙停產通知。這 10 年，是無數工程師、製程專家、驗證團隊與供應鏈夥伴共同堆疊出來的成果。它提醒我們：真正可靠的科技，從來不是一蹴可幾，而是用時間、金錢與紀律，一點一滴打磨出來的。