DRAM 微縮極限：為什麼 4F² 被美光放棄
開放位線架構把 BL 與 /BL 分開放到陣列的兩側，各自連接到不同區域的記憶胞。如此一來，同一側的位線間距可以縮到 2F，單元面積也就有機會做到 4F²。聽起來很美好，但問題立刻浮現：兩條位線不再相鄰，所處的電性環境不對稱，雜訊無法共模抵銷，感測裕度會明顯變差。
為了補救，開放位線架構通常需要「參考單元」（reference cell）或虛擬單元（dummy cell）來產生比較電壓，感測電路也得更複雜。這不但增加設計難度，還會影響存取速度與功耗。換句話說，4F² 從架構層面就把 DRAM 最珍貴的「感測裕度」給吃掉了，這是後面諸多工程難題的根源。
二、4F² 的技術藍圖：垂直電晶體與開放位線的組合
要理解美光的選擇，不能只看「面積變小」這件事，而要看 4F² 為了達到這個面積，必須付出哪些技術代價。簡單說，4F² 不是把現有 6F² 架構「等比例縮小」就好，它是一次架構級的大改版，牽動電晶體、電容、位線、感測電路全部重來。
4F² 單元的結構長什麼樣子
在 4F² 架構裡，單元面積是 2F × 2F。字線間距 2F、位線間距 2F，陣列密度直接比 6F² 高出五成。但問題是：傳統的平面電晶體需要佔用單元面積，如果把電晶體和電容平鋪在 2F × 2F 的格子裡，根本放不下。
因此 4F² 幾乎必然要搭配「垂直溝道電晶體」（Vertical Channel Transistor，VCT）。顧名思義，電晶體的通道從水平改成垂直，源極和汲極上下堆疊，閘極則環繞在通道外圍。這樣一來，電晶體不再額外佔用平面面積，電容就可以疊在電晶體上方，形成立體結構。這和 3D NAND 把儲存單元往上堆疊的思路有點像，只是 DRAM 多了電容這個難搞的元件。
業界常見的 4F² 概念圖，會看到位線埋在底部、垂直電晶體站在位線上、電容站在電晶體上，字線則以環繞或側壁形式控制通道。整顆單元像是三層樓的透天厝，每一層都必須對準、互連，製程容錯空間非常小。
垂直溝道電晶體（VCT）：把通道立起來
VCT 的工程難度，可以用「把一條馬路從平面改成垂直電梯」來比喻。平面電晶體的通道長度由閘極線寬決定，製程成熟、變異可控；垂直電晶體的通道長度則由蝕刻深度決定，而蝕刻深度在奈米尺度下要做得又深又直、側壁又平滑，難度高出一個檔次。
更麻煩的是，VCT 的閘極需要環繞通道（gate-all-around 的概念），這代表製程上要做「橫向蝕刻」再「橫向填充」，這種行為在深寬比極高的孔洞裡非常難控制。只要通道厚度不均、閘極填充有空洞，電晶體的臨界電壓（Vt）就會飄移，單元良率立刻受影響。對 DRAM 這種每顆晶粒有數十億個單元的產品來說，只要缺陷密度稍微高一點，良率就會大幅下滑。
此外，VCT 的短通道效應、漏電流、GIDL（閘極誘發汲極漏電）等問題，都需要新的材料與結構設計來壓制。這些研究不是做不出來，而是「做得出來」和「做得便宜、做得穩」之間，往往隔了好幾個世代。
電容的深寬比：DRAM 最難的一道牆
如果說 VCT 是 4F² 的第一道牆，那電容就是第二道、而且可能更高的牆。DRAM 每個單元需要大約 10 飛法拉（fF）等級的電容值，才能在漏電與感測之間取得平衡。當單元面積從 6F² 縮到 4F²，電容的「佔地面積」少了三分之一，要維持同樣電容值，只能靠「長高」或「換材料」。
於是電容的深寬比（aspect ratio）不斷攀升。早期 DRAM 電容的深寬比大約是 20:1，到了 1x 奈米世代已經超過 60:1，甚至逼近 100:1。這種「又深又窄的洞」，在蝕刻、清洗、填充、機械支撐上都是挑戰。打個比方，就像要在一個直徑 10 公分的洞裡，挖出 10 公尺深、還不能塌方的井。
4F² 會讓這個問題更嚴重。因為單元更小，電容必須更高、更細，深寬比可能再往上跳一個級距。而 High-k 介電材料（如氧化鋯、氧化鉿、氧化鋁疊層）的等效氧化層厚度已經接近物理極限，再薄就會出現穿隧漏電。業界正在研究更高介電常數的材料（例如二氧化鈦、鈣鈦礦結構），但這些材料與現有製程的相容性、可靠性都還在驗證階段。
三、美光放棄 4F² 的五個關鍵原因
理解了 4F² 的技術藍圖，就可以來談美光的決策。根據業界消息與美光公開的技術路線圖，美光在 1γ 節點首次導入 EUV 微影，1δ 節點仍以 6F² 架構為主，4F² 並沒有被排進近期的量產時程，資源則轉向 3D DRAM 與先進封裝。這個決定背後，至少可以歸納出五個原因。
原因一：EUV 光刻成本與層數失控
4F² 的圖案密度更高，需要更精細的光刻。雖然 EUV 可以減少多重曝光（multi-patterning）的層數，但 EUV 機台本身極貴，每台要價一億多歐元起跳，折舊攤提壓力很大。對美光這種規模相對較小、資本支出必須精打細算的廠商來說，把 EUV 用在「能帶來明確成本下降」的層次，比用在「還不確定良率」的新架構上更務實。
更關鍵的是，4F² 不是單純「多一層 EUV」而已。開放位線、垂直電晶體、新電容結構，會讓光罩層數、製程步驟、檢測站點全部增加。DRAM 是高度商品化的產品，價格隨景氣劇烈波動，一旦新架構的製造成本無法在量產初期壓下來，財報就會很難看。美光選擇先把手上的 6F² 做到極致，是典型的風險控管。
原因二：開放位線的感測雜訊難以馴服
前面提過，開放位線的雜訊抑制比折疊位線困難。DRAM 的感測放大器需要在極短時間內分辨出微弱的電荷差異，任何一點雜訊、偏移（offset）或參考電壓不準，都會造成讀取錯誤。4F² 把位線間距壓到 2F，位線之間的耦合電容、鄰近單元的干擾都會變得更嚴重。
為了克服雜訊，工程師可以加大感測放大器的面積、增加參考電路、拉長感測時間，但這些做法都會侵蝕 4F² 帶來的密度紅利，甚至讓晶片速度變慢、功耗變高。對伺服器與行動裝置來說，DRAM 的延遲與功耗都是硬指標，不能為了密度而無限退讓。這也是為什麼有些業界人士認為，4F² 的「有效密度」可能沒有帳面上那麼漂亮。
原因三：VCT 良率與製程變異
垂直電晶體是新架構，良率爬坡需要時間。DRAM 陣列動輒數十億個單元，任何一個單元失效，都可能讓整個頁（page）或區塊（block）報廢。VCT 的通道深度、側壁粗糙度、閘極填充、摻雜分佈，每一個變數都會影響良率。三星、SK 海力士在 VCT 上也遇到不少挑戰，量產時程多次調整，可見難度之高。
美光作為全球第三大 DRAM 廠，市佔率與資本實力不如三星，如果在新架構上落後或良率不佳，很容易被競爭對手拉開成本差距。與其冒險衝第一波 4F²，不如先把 6F² 的良率與成本優勢守住，等架構成熟再進場，這是「快速跟隨者」的典型策略。
原因四：每 bit 成本不降反升
微縮的最終目的是降低成本，而不是追求漂亮的數字。如果 4F² 讓每 bit 成本上升，那這個架構對商品化的 DRAM 來說就失去意義。根據業界估算，4F² 在導入初期，因為光罩層數增加、良率偏低、設備折舊提高，每 bit 成本可能比同世代的 6F² 還高，要等到良率成熟、規模放大後才可能交叉。
問題是，DRAM 的價格週期不等人。當市場供過於求、價格下跌時，高成本的新架構會讓廠商虧損擴大；當市場供不應求時，廠商又忙著出貨，未必有餘力調校新製程。這種「時間差」讓 4F² 的投資回收期變得很不確定，對財務體質較保守的美光來說，自然不是第一優先。
原因五：策略選擇——把資源押在 3D DRAM
美光放棄 4F² 的另一面，是把資源轉向 3D DRAM。2023 年以來，美光多次在技術場合提到 3D DRAM 的研發進展，目標是在 2030 年前後推出可量產的堆疊式 DRAM。對美光來說，與其在平面微縮上與三星、SK 海力士硬拚 4F²，不如在「下一代架構」上提早卡位，尋求彎道超車的機會。
這種策略有點像當年 NAND Flash 從平面走向 3D 的歷程：最早投入 3D NAND 的廠商未必是當時的龍頭，但最後勝出的關鍵在於堆疊層數與成本曲線。美光在 3D NAND 有成功經驗，自然會想把同樣的邏輯套用到 DRAM 上。當然，DRAM 有電容，3D 化的難度比 NAND 高很多，這是另一段故事，我們後面再談。
四、產業對照：三星與 SK 海力士的 4F² 盤算
美光選擇暫緩 4F²，並不代表 4F² 在業界被判死刑。三星與 SK 海力士兩大韓廠，仍把 4F² 與 VCT 視為 1c、1d 世代之後的重要選項，甚至已經在部分研發線上驗證。為什麼會有這種差異？關鍵在於廠商的規模、客戶結構與風險承受度不同。
三星是全球最大 DRAM 廠，擁有最完整的垂直整合能力，從 EUV 機台採購、材料研發到封裝測試都可以自己來。三星在先進製程的折舊攤提能力較強，也習慣扮演「技術領先者」的角色，先導入新架構雖然風險高，但一旦成功，就能在成本與規格上拉開差距。SK 海力士則在 HBM（高頻寬記憶體）市場取得領先，獲利能力較佳，也有本錢投資次世代架構。
不過，這不代表韓廠的 4F² 之路就一帆風順。業界多次傳出 VCT 良率不如預期、量產時程延後的消息，顯示 4F² 的工程門檻確實很高。換句話說，美光的「保守」可能是務實，韓廠的「積極」則是一場高風險高報酬的賭注。誰對誰錯，可能要等到 2026 至 2028 年量產數據出來才能論斷。
廠商
近期 DRAM 架構策略
4F² 態度
下一代布局
美光（Micron）
1γ 導入 EUV，1δ 仍以 6F² 優化為主
暫緩、優先級降低
3D DRAM、晶圓鍵合、HBM 擴產
三星（Samsung）
1c 世代持續 6F²，規劃後續 4F²＋VCT
積極研發，列為長期選項
3D DRAM、IGZO 通道、先進封裝
SK 海力士（SK hynix）
6F² 為主，同步驗證 4F² 與 VCT
研發中，量產時程保留彈性
HBM 領先、3D DRAM 研究
五、後 4F² 時代：6F² 極限優化與 3D DRAM 的新戰場
如果 4F² 短期內不會成為主流，那 DRAM 的密度還能怎麼提升？答案是「兩條腿走路」：一方面把 6F² 架構的極限榨乾，另一方面加速 3D DRAM 的研發。這兩條路線並不互斥，反而會在未來幾年交錯進行。
6F² 的延命三招：晶圓鍵合、High-k、金屬化
第一招是「晶圓鍵合」（wafer bonding）。傳統 DRAM 把記憶陣列與周邊電路做在同一片晶圓上，周邊電路佔掉不少面積。新一代做法是把周邊電路移到另一片晶圓，再用銅對銅（Cu-Cu）或 hybrid bonding 技術與陣列晶圓鍵合。這樣一來，陣列晶圓可以專心做密度，周邊晶圓可以用更成熟的邏輯製程，整體晶片面積與成本都能改善。三星、SK 海力士、美光都在開發這項技術，預期會先用於高階產品。
第二招是 High-k 材料的進化。氧化鋯（ZrO2）與氧化鋁（Al2O3）的疊層結構已經用了好幾代，業界正在嘗試更高介電常數的材料，或是在電極與介電層之間加入薄緩衝層，以降低漏電。只要等效氧化層厚度能再降一點，電容的深寬比就可以少長高一些，替 6F² 爭取更多空間。
第三招是金屬化與字線/位線材料的升級。從鎢（W）轉向鉬（Mo）或釕（Ru），可以降低線電阻，讓微縮後的訊號傳遞不會太慢。這些材料變更看似小事，卻會影響整個製程整合，需要設備與材料商配合。
3D DRAM：把 NAND 的堆疊哲學搬過來
真正被寄予厚望的，是 3D DRAM。概念很直白：既然平面微縮越來越難，那就把記憶胞往上堆疊，用「層數」換「密度」，就像 3D NAND 一樣。問題是，DRAM 的記憶胞是 1T1C，不是 NAND 的電荷陷阱結構，堆疊時不只要做電晶體，還要做電容，難度高出許多。
目前業界提出的 3D DRAM 概念，大致有幾種方向：一種是把垂直電晶體與電容做成柱狀結構，一層一層往上疊；另一種是採用「BEOL 相容」的電晶體，讓記憶胞可以直接做在金屬連線層之間。後者的關鍵材料是 IGZO（氧化銦鎵鋅）等氧化物半導體，因為它們可以在低溫下沉積，不會破壞下方的金屬層。
IGZO 與 BEOL 電晶體：3D DRAM 的關鍵拼圖
IGZO 電晶體的漏電極低，適合做長時間保存資料的記憶胞，而且可以在 400°C 以下沉積，有機會與後段製程整合。過去 IGZO 的載子遷移率偏低，速度不如矽電晶體，但對 DRAM 來說，只要存取速度能接受，低漏電反而是一大優勢。這也是為什麼三星、SK 海力士、美光都在研究 IGZO DRAM 的原因。
當然，3D DRAM 不是把 2D 陣列疊起來就好。垂直互連、散熱、良率測試、修復機制，每一個環節都是新挑戰。業界普遍認為，3D DRAM 要到 2030 年前後才有機會量產，而且初期成本可能偏高，會先用在特定高階應用，再逐步普及。
六、對消費者的意義：記憶體價格、AI 與微縮放緩的連鎖效應
看到這裡，你可能會想：這些製程細節跟我買記憶體有什麼關係？關係其實比想像中密切。DRAM 微縮放緩，代表每 GB 成本下降的速度變慢，長期下來會影響記憶體價格的「地板」。過去每兩三年就會出現的「價格腰斬」現象，未來可能會越來越少見。
短期內，DRAM 價格還是受供需週期主導。AI 伺服器需要大量 HBM，而 HBM 消耗的晶圓產能是傳統 DDR5 的好幾倍，這會排擠消費級記憶體的供給。加上 4F² 延後、3D DRAM 還沒量產，各大廠的資本支出會更集中在 HBM 與先進封裝，一般 DDR5 的產能擴張相對保守。對消費者來說，這意味著記憶體價格可能維持在相對高檔，升級電腦的成本不會像過去那樣快速下降。
中長期來看，如果 3D DRAM 成功量產，成本曲線有機會重新往下走；但如果 3D DRAM 進展不如預期，而 4F² 又遲遲無法成熟，DRAM 就可能進入一段「微縮停滯期」。屆時廠商可能轉向「客製化」、「高頻寬」、「低功耗」等價值競爭，而不是單純比誰的 bit 便宜。這對整個產業的商業模式，會是根本性的改變。
對投資人與科技觀察者來說，美光放棄 4F² 是一個訊號：記憶體的競爭主軸，正在從「平面微縮」轉向「立體堆疊」與「先進封裝」。設備商（EUV、鍵合、蝕刻）、材料商（High-k、IGZO、金屬前驅物）、封裝廠，都會是這波轉變的受益者。至於哪家記憶體廠能笑到最後，就要看誰能在 3D DRAM 的競賽中率先把良率與成本做出來。
結語：微縮不是只有一條路
美光放棄 4F²，並不代表 4F² 在技術上不可行，而是它在「成本、良率、時間」這三個維度上，暫時不是美光的最優解。對一家必須在景氣循環中保持獲利的記憶體廠來說，與其冒險衝一個還在打磨的新架構，不如先把 6F² 的極限優化做到位，同時布局 3D DRAM 與先進封裝，這是一個務實、也帶點賭注的選擇。
回頭看 DRAM 的歷史，從 8F² 到 6F²，再到今日的 4F² 爭論，每一次架構轉換都伴隨著質疑與延遲，但也總有廠商願意先跳下去試。4F² 會不會在幾年後重新回到美光的路線圖？3D DRAM 會不會成為下一個 NAND 式的成功故事？這些問題目前沒有標準答案，但可以確定的是：DRAM 的微縮故事還沒結束，只是換了一種寫法。
對一般讀者來說，下次看到「4F²」、「VCT」、「3D DRAM」這些名詞時，不妨想想背後那場關於成本、良率與物理極限的拉鋸戰。記憶體看似平凡，卻是現代運算世界裡最不平凡的一塊拼圖。本文由雅寶社區 · 頂客論壇 3C 科技教學專欄整理，希望帶給你更完整的技術視野。