EDA 工具：為什麼晶片設計離不開這三家
二、三巨頭的形成：Synopsys、Cadence、Siemens EDA
EDA 產業並不是一開始就三家獨大。1980 年代到 1990 年代，市場上曾經有數十家 EDA 公司百花齊放，例如 Daisy、Valid、Silvar-Lisco 等。但經過三十多年的整併、技術迭代與生態系鎖定，最後留下來的，就是今天我們熟悉的三巨頭。理解它們各自的起家背景，就能理解它們今天的工具版圖為什麼長成這個樣子。
Synopsys：從邏輯合成起家的整合霸主
Synopsys 成立於 1986 年，創辦人 Aart de Geus 原本在奇異（GE）從事邏輯優化研究，後來把這套技術商品化成 Design Compiler——史上第一套真正商業成功的邏輯合成工具。這一步極其關鍵：在 Design Compiler 出現之前，工程師要手工把 RTL 轉成閘級電路，效率極低；有了它，邏輯合成變成一鍵完成的標準流程，Synopsys 也就此站上了前端設計的制高點。
站穩前端之後，Synopsys 開始往後端與驗證擴張，同時透過大量併購補齊拼圖：買下 Viewlogic、Avant!（取得 Astro / Hercules 等實體設計與驗證工具）、SpringSoft（Verdi 除錯平台）、Coverity（靜態程式分析）、以及近年來在矽智財（IP）領域的多次收購。今天 Synopsys 的產品線橫跨 Design Compiler、Fusion Compiler、IC Compiler II、PrimeTime、VCS、Verdi、StarRC、HSPICE、Custom Compiler 等，是三大廠中產品線最廣、也最積極往「系統級」與「矽智財」延伸的一家。
值得一提的是，Synopsys 近年在 AI 輔助設計（DSO.ai）與雲端 EDA 上投入甚深，並宣布與 Ansys 的合併計畫，試圖把觸角從晶片延伸到系統與多物理模擬。這種「從晶片往系統走」的策略，正是它與另外兩家最大的差異化所在。
Cadence：設計實現與驗證的雙引擎
Cadence 的成立時間常被誤解。它其實是 1988 年由 SDA Systems 與 ECAD 兩家公司合併而成，而 ECAD 正是提出「設計框架（Design Framework）」概念的先行者。Cadence 的強項從一開始就偏向「設計實現」與「客製化 IC」，這也讓它在類比、混合訊號與實體設計領域建立了極深的根基。
今天 Cadence 最具代表性的工具，莫過於類比電路設計的王者 Virtuoso——幾乎所有做類比、射頻、記憶體電路的工程師，每天打開的都是這套介面。數位實體設計則有 Innovus 與合成工具 Genus；時序與功耗簽核有 Tempus 與 Voltus；驗證有 Xcelium 模擬器與 Palladium 硬體加速器；PCB 與封裝則有 Allegro、OrCAD 與 Sigrity。
Cadence 的併購策略也很有特色：它買下 Tensilica（可設定化處理器 IP）、Denali（記憶體模型與 IP）、Integrand（EM 分析）、以及近年併入的 OpenEye、BETA CAE 等，逐步把版圖從「晶片設計」擴張到「系統分析」。可以說，Cadence 走的是「設計實現 + 驗證 + 系統分析」三線並進的路線。
Siemens EDA：物理驗證與製造端的守門人
第三家是 Siemens EDA，它的前身是 1981 年成立的 Mentor Graphics。Mentor 早年以 PCB 設計工具與模擬器起家，後來在 Calibre 這套實體驗證工具上取得壓倒性優勢。Calibre 負責的是 DRC（設計規則檢查）與 LVS（佈局與電路圖比對），這是晶片下線前最後一道、也最不能出錯的關卡。今天在先進製程，幾乎所有晶圓廠的官方 DRRC 規則檔，都是以 Calibre 為主要驗證平台。
2017 年，西門子以約 45 億美元收購 Mentor Graphics，並在 2021 年正式更名為 Siemens EDA。併入西門子之後，它的定位逐漸從「單純的 EDA 供應商」轉向「數位化工業軟體的一環」，與西門子的 PLM、模擬、製造執行系統整合。除了 Calibre，它還有 Questa 模擬器、Tessent 測試工具、Aprisa 實體設計、PowerPro 功耗分析，以及 Xpedition、HyperLynx 等系統設計工具。
雖然營收規模不如前兩家，但 Siemens EDA 在「製造端」與「物理驗證」的話語權極高。這也是為什麼業界常說：Synopsys 強在前端與整合、Cadence 強在實現與類比、Siemens EDA 強在驗證與製造介面。
三巨頭的市佔與併購史：一场長達三十年的整併賽
根據多家研究機構的統計，全球 EDA 市場規模約在 150 億至 200 億美元之間（含 IP 則更高），其中 Synopsys 約佔三成多、Cadence 約佔三成、Siemens EDA 約佔一成多，三家合計約七成五至八成。剩下的兩成多，才由 Ansys、Keysight、Zuken、以及各家區域型廠商分食。
這個結構之所以穩定，很大程度來自於「併購—整合—鎖定」的循環：三巨頭用併購補齊產品線，再用產品線的完整性綁住客戶；客戶一旦採用，轉換成本就高到難以想像。下一節我們就來拆解，這些轉換成本到底由什麼構成。
三、為什麼離不開？三大護城河
「離不開」聽起來很誇張，但如果從工程實務去看，這個說法其實相當保守。真正讓 IC 設計公司難以擺脫三巨頭的，並不是單一工具好用與否，而是三個層層疊加的結構性因素。
護城河一：製程節點推進帶來的工具綁定
摩爾定律走到今天，先進製程的複雜度已經到了「工具不升級就做不下去」的程度。以 5 奈米、3 奈米為例，線寬已經接近原子尺度，製程變異、微影效應、電阻電容寄生、電遷移等問題全部交織在一起。晶圓廠為了讓客戶能順利設計，必須提供對應的 PDK（製程設計套件）與 參考流程（Reference Flow），而這些流程幾乎都是與三巨頭共同開發、並以三巨頭的工具為基準驗證過的。
換句話說，不是設計公司不想換工具，而是晶圓廠的官方流程只認這幾套工具。當台積電、三星、英特爾的 PDK 都以特定 EDA 工具完成驗證時，設計公司若想改用其他工具，就得自己承擔「驗證結果不被晶圓廠接受」的風險。在先進製程动輒數千萬美元的下線成本面前，沒有人敢冒這個險。
護城河二：PDK 與晶圓廠生態系
PDK 的重要性值得獨立拉出來談。PDK 裡面包含元件模型、設計規則、佈局範例、驗證 decks 等，是設計公司與晶圓廠之間的「共同語言」。而三巨頭與晶圓廠的關係，早已不只是供應商與客戶，而是共同開發者：新製程開發階段，EDA 廠的工程師就進駐晶圓廠，一起定義規則、一起除錯、一起建立參考流程。
這種深度綁定形成了一個正向循環：晶圓廠越依賴某套工具，設計公司就越得用那套工具；設計公司越用，工具就越成熟；工具越成熟，晶圓廠就越不可能換。這也是為什麼開源 EDA 或新創 EDA 很難切入先進製程——不是技術做不到，而是「生態系不接受」。
護城河三：人才與方法學的沉沒成本
最後一層，也是最難量化的一層，是「人」。一位資深 IC 設計工程師的技能，有很大一部分是綁在特定工具上的：他知道 PrimeTime 的 report 怎麼讀、知道 Innovus 的 setup 檔怎麼調、知道 Calibre 的 rule deck 哪裡容易誤判。這些经验累積動輒五年、十年，而且往往伴隨著公司內部累積的腳本、流程、檢查清單與方法學文件。
對一家公司來說，換 EDA 工具不只是「買新軟體」，而是「重新訓練整個團隊、重寫整套流程、重新驗證所有歷史設計」。這種沉沒成本，在先進製程團隊動輒数百人的規模下，幾乎是不可能承担的。所以我們看到的現實是：EDA 的替換週期不是以年計，而是以「世代」計。
四、三巨頭各自的地盤：從前端到後端的工具地圖
理解了護城河之後，我們可以更具體地看三巨頭在設計流程中各佔什麼位置。以下用一張簡表搭配說明，幫助你建立整體地圖。
流程階段
Synopsys
Cadence
Siemens EDA
RTL 模擬
VCS
Xcelium
Questa
邏輯合成
Design Compiler / Fusion Compiler
Genus
（較弱，多以合作為主）
實體設計
IC Compiler II / Fusion Compiler
Innovus
Aprisa
時序簽核
PrimeTime
Tempus
（部分整合於其他工具）
類比設計
Custom Compiler / HSPICE
Virtuoso / Spectre
（較少著墨）
實體驗證
Hercules / IC Validator
Pegasus
Calibre
硬體加速
ZeBu
Palladium / Protium
Veloce
PCB / 封裝
（較少）
Allegro / OrCAD
Xpedition / HyperLynx
前端設計與驗證：Synopsys 與 Cadence 的主戰場
前端是整個設計流程的起點，也是三巨頭競爭最激烈的地方。Synopsys 靠 Design Compiler 與 VCS 長期佔據優勢，特別是在邏輯合成與模擬驗證的整合上；Cadence 則以 Xcelium 與 Genus 強勢挑戰，並透過 Palladium 在硬體加速領域取得領先。至於 Siemens EDA 的 Questa，雖然在部分驗證場景（如形式驗證、低功耗驗證）有很好的口碑，但整體市佔仍以 Synopsys 與 Cadence 為主。
值得一提的是，近年「左移（Shift Left）」的趨勢讓前端驗證變得更重要：與其等到後端才發現問題，不如在 RTL 階段就用形式驗證、模擬、硬體加速把 bug 抓出來。這也讓驗證工具的市場價值持續上升，成為三巨頭必爭之地。
後端實體設計與簽核：Cadence 與 Synopsys 的雙雄對決
後端實體設計是「把網表變成幾何圖形」的過程，技術門檻極高，也是三巨頭差距最明顯的環節。Synopsys 的 Fusion Compiler 試圖把合成與實體設計整合成單一流程，減少前後端來回；Cadence 的 Innovus 則以強大的優化引擎與使用者體驗著稱。至於簽核階段，Synopsys 的 PrimeTime 長期是時序分析的業界標準，Cadence 的 Tempus 則以更快的執行速度與整合性迎頭趕上。
而在實體驗證（DRC / LVS）這一塊，Siemens EDA 的 Calibre 幾乎是無可爭議的霸主。在先進製程，晶圓廠提供的驗證規則檔通常以 Calibre 格式為準，這讓 Calibre 成為下線前「必須經過」的一道門。某種程度上，這也讓 Siemens EDA 在先進製程生態系中保有一個極難被取代的位置。
類比、封裝與系統級：Cadence 與 Siemens EDA 的優勢區
如果說數位設計是 Synopsys 與 Cadence 的主場，那麼類比與系統級就是 Cadence 與 Siemens EDA 的天下。Cadence 的 Virtuoso 在類比、射頻、記憶體設計上幾乎是壟斷性存在；Spectre 模擬器也是業界標準之一。Siemens EDA 則在 PCB、封裝與系統模擬（Xpedition、HyperLynx）上有深厚基礎，特別是在「晶片—封裝—電路板」協同設計的趨勢下，這個優勢正變得越來越重要。
隨著 Chiplet 與 2.5D/3D 封裝興起，系統級與封裝級的 EDA 工具需求快速成長。這也解釋了為什麼三巨頭近年都在積極併購系統分析與多物理模擬公司——因為未來的競爭，不再只是「一顆晶片」，而是「一個系統」。
五、新創與開源能不能挑戰？
看到這裡，你可能會問：難道沒有其他選擇嗎？開源 EDA（如 OpenROAD、Yosys、Magic）這幾年的確有明顯進展，中國大陸也出現了一批本土 EDA 公司，試圖在區域市場建立替代方案。但現實是，這些力量目前仍難以撼動三巨頭在先進製程的地位。
開源 EDA 的現況與限制
開源 EDA 的最大優勢是成本與可修改性，對於學術研究、教學、以及成熟製程的小型設計來說，確實是很有價值的選項。OpenROAD 專案在先進製程的 RTL-to-GDSII 流程上已有不錯的成果，Yosys 在合成領域也累積了一定社群。但開源工具面臨的結構性問題在於：沒有晶圓廠的官方 PDK 支援、沒有完整的簽核工具鏈、沒有商業級的技術支援。對一家要下線千萬美元晶片的公司來說，這些問題任何一個都足以讓它打退堂鼓。
區域替代方案與地緣政治
另一個變數是地緣政治。中國大陸近年大力扶植本土 EDA，出現如華大九天、概倫電子、廣立微等公司，在部分工具（如 SPICE 模擬、寄生參數萃取）上已具備一定競爭力。但整體而言，這些公司在先進製程的完整流程、與晶圓廠的深度整合、以及生態系接受度上，仍與三巨頭有明顯差距。
可以預期的是，未來 EDA 市場不會變成「三巨頭消失」，而是「三巨頭 + 區域型廠商 + 開源生態」的多層結構。先進製程仍由三巨頭主導，成熟製程與特定應用則可能出現更多替代方案。
六、對台灣與新竹的意義：為什麼這件事跟你有關
對台灣讀者來說，EDA 三巨頭的話題其實離我們非常近。台灣是全球半導體設計與製造的重鎮，從竹科、內科到南科，幾乎每一家 IC 設計公司、每一個晶圓廠的設計服務部門，日常都在使用這三家公司的工具。某種程度上，台灣的 IC 設計競爭力，有很大一部分是建立在「對這些 EDA 工具的熟練度」之上。
這也意味著，對想在半導體業發展的年輕人來說，學會一套主流 EDA 工具，往往比多修一門理論課更有即戰力。無論是走數位 IC 設計、類比設計、實體設計、還是驗證工程，熟悉 Synopsys、Cadence 或 Siemens EDA 的對應工具，幾乎是必備技能。而對台灣整體產業來說，如何在三巨頭主導的生态系中保持議價能力、並扶植本土 EDA 與設計服務業，也是一個長期的戰略課題。
七、結語：EDA 不是配角，而是主角之一
回顧整篇文章，我們可以得到幾個結論。第一，EDA 不是「輔助繪圖軟體」，而是貫穿晶片設計全流程的關鍵基礎設施。第二，Synopsys、Cadence、Siemens EDA 三家公司之所以難以被取代，不只是因為工具好用，而是因為它們與晶圓廠、與方法學、與人才形成了層層疊加的生态系鎖定。第三，先進製程只會讓這種鎖定更強，而不是更弱。
下一次當你看到「某公司發表 3 奈米晶片」的新聞時，不妨多想一層：在那顆晶片背後，除了設計團隊與晶圓廠之外，還有一整套沉默運作的 EDA 工具鏈。而這條工具鏈的頂端，正是這三家名字不太出現在新聞標題、卻深深影響整個半導體產業的公司。理解 EDA，其實就是理解現代晶片設計的權力結構。
對一般讀者而言，這或許是個略顯硬核的題目；但對身處 3C 科技產業鏈的我們來說，這正是那條「看不見卻離不開」的技術底層。希望這篇文章能幫你把這塊拼圖補上。