記憶體封裝的散熱：為什麼 HBM 疊越高越熱
DRAM 的運作本質是電容的充放電。每一次讀寫、每一次資料在匯流排上翻轉，都伴隨著電荷的移動，也就伴隨著能量的消耗。這部分稱為動態功耗，與工作頻率、電壓平方以及翻轉率成正比。
關鍵在於：堆疊裡每一層 DRAM 都是獨立運作的。當你存取一個橫跨多層的資料區塊時，可能同時有多層晶粒在進行讀寫。層數越多，同一時間可能活躍的晶粒就越多，總功耗自然往上加。這和單顆大晶片不同：單顆晶片的面積變大，功耗密度大致不變；但堆疊是「把多顆晶片塞進同一個 footprint」，功率密度是直接疊加的。
我們可以用一個簡單的數量級估算來理解。DRAM 的 I/O 傳輸能耗大約在每 bit 數 pJ（皮焦耳）的量級。以一個單堆疊頻寬 1.2 TB/s 的世代為例，若把介面與走線的能耗合計估為 4 pJ/bit，光是把資料送出去就要消耗約 4.8 W。再加上 DRAM 陣列內部的啟動、預充電、感測放大器等動作，以及下面會提到的刷新功耗，一顆高階 HBM 堆疊的功耗落在「數瓦到十數瓦」是很合理的量級。相較於 GPU 動輒數百瓦好像不多，但別忘了 HBM 的散熱面積只有大約 1 平方公分等級。
靜態功耗：刷新、漏電與溫度的正回饋
DRAM 用電容儲存資料，而電容會漏電。為了不讓資料消失，記憶體必須週期性地「刷新」（Refresh），把電荷重新補滿。刷新動作本身就要耗電，而且溫度越高，漏電越快，需要的刷新頻率就越高。
這就是 HBM 散熱最棘手的地方：它是一個正回饋循環。溫度上升 → 漏電增加 → 需要更密集的刷新 → 功耗增加 → 溫度再上升。業界為了避免資料錯誤，會在 DRAM 中設計溫度感測器，當溫度超過某個門檻（常見說法約 85°C 附近），就自動把刷新頻率加倍，這稱為溫度補償刷新（Temperature Compensated Refresh）。這個機制保護了資料正確性，但代價就是功耗進一步上升。
再加上先進製程的電晶體本身也有漏電流，且漏電流隨溫度呈指數上升。所以 HBM 的功耗並不是一個固定值，而是會隨著自身溫度與環境溫度動態膨脹的變數。
Base Die 與 TSV 的焦耳熱
除了 DRAM 陣列，還有一個常被忽略的熱源：最底層的 Base Die。這顆邏輯晶粒要驅動所有上層晶粒的時脈、命令與資料，I/O 密度極高，功率密度不見得比 DRAM 低。而且它的位置在最底下，熱量要往上传，會先經過整疊 DRAM，形成「底部加熱、上方保溫」的效果。
此外，TSV 與微凸塊雖然是銅製、電阻低，但電流密度高，還是會產生焦耳熱。單一 TSV 的發熱量微不足道，但一顆 HBM 裡可能有數千到上萬個 TSV 同時工作，累積起來仍是一筆不可忽略的帳。更麻煩的是，這些熱源分散在堆疊內部，不像表面熱源那麼容易帶走。
三、為什麼疊越高越熱：四個關鍵機制
理解了熱源，接著要看「為什麼層數增加，溫度會不成比例地上升」。這背後有四個相互交織的機制。
機制一：熱源數量增加，散熱面積卻沒變
這是最直觀的一點。堆疊從 8 層增加到 12 層、16 層，發熱的 DRAM 晶粒數量增加了 50% 到 100%，總功耗隨之上升。但整顆 HBM 的俯視面積幾乎不變（受限於中介層佈局與封裝尺寸），也就是說，散熱面積沒有跟著增加，功率密度卻持續攀升。
用數字感受一下：假設一顆 HBM 的投影面積約 1.2 平方公分，功耗從 6 W 增加到 15 W，功率密度就從 5 W/cm² 跳到 12.5 W/cm²。這個數字和 GPU 相比還不算極端，但別忘了 HBM 的散熱路徑比 GPU 差得多，而且它的溫度容許上限也更嚴格。
機制二：熱阻串聯與界面層瓶頸
熱從晶粒內部傳到外界，會遇到一連串的「熱阻」。熱阻的概念和電阻很像：熱流（功率）通過某個介面或材料時，會產生溫差，溫差等於熱流乘以熱阻。而多層結構的熱阻是串聯相加的。
計算單一材料層熱阻的公式是 R = t / (k × A)，其中 t 是厚度、k 是材料熱導率、A 是截面積。單看矽本身，k 約 150 W/(m·K)，導熱其實相當好；50 微米厚的矽層，熱阻只有毫度每瓦（K/W）的等級，不算瓶頸。真正的問題出在界面層。
晶粒與晶粒之間不是完全貼合的，中間隔著微凸塊與底部填充膠。微凸塊雖然是銅，但它的接觸面積只佔整個晶粒面積的一小部分（以 40 微米間距、20 微米直徑估算，金屬接觸面積可能只有 20% 左右），其餘區域被導熱性極差的環氧樹脂填滿（k 值常低於 1 W/(m·K)）。這使得這個複合層的「等效熱導率」遠低於銅，成為垂直熱流的主要關卡。
層數越多，這種界面層就越多。12 層堆疊大約有 11 到 12 個晶粒間界面，每一層都貢獻一點熱阻，累積起來就相當可觀。這正是「疊越高越熱」的核心物理原因之一。
機制三：中間層被上下夾住，形成縱向溫度梯度
堆疊結構中，最上層的晶粒至少還有頂面可以接觸散熱材料；最底層的晶粒可以透過中介層與基板散熱。但夾在中間的晶粒，上下都被鄰居擋住，只能靠 TSV、微凸塊與堆疊邊緣的側面散熱。
結果就是堆疊內部出現明顯的縱向溫度梯度：中心層或靠近 Base Die 的幾層溫度最高，上下兩端較低。這個「熱點」藏在封裝內部，外部散熱器再強也難以直接觸及。更糟的是，堆疊越高，熱點離表面越遠，熱量要繞的路越長。
此外，為了控制總高度，堆疊層數增加時往往必須把每層晶粒研磨得更薄（例如從 50 微米降到 30 微米）。薄化對熱阻其實是好事，但會讓晶圓與封裝的機械強度下降、翹曲（Warping）風險上升。一旦封裝翹曲，晶粒與散熱蓋之間的導熱介面材料（TIM）厚度就會不均，薄的地方熱阻低、厚的地方熱阻高，形成局部過熱。這是實務上非常常見的失效模式。
機制四：熱串擾與封裝內環境溫度
HBM 從來不是孤島。它在中介層上緊貼著功耗數百瓦的 GPU 或加速器，兩者距離可能只有幾百微米到 1 毫米。GPU 的熱會透過中介層橫向傳導、透過封裝內的空間輻射與對流，直接加熱 HBM。
這稱為熱串擾（Thermal Crosstalk）。這意味著 HBM 的「環境溫度」本來就比常溫高上許多，它自己的溫升空間被壓縮了。而且中介層是矽，導熱不錯，等於是一條把 GPU 熱量送到 HBM 的快速道路。
更別提一顆 GPU 旁邊通常掛著 4 到 8 顆 HBM 堆疊，這些堆疊彼此也會互相加熱。整個封裝內部形成一個高溫環境，每一顆 HBM 都在「別人的餘熱」中工作。這種系統級的熱耦合，是單純看單顆晶片規格時最容易忽略的部分。
四、熱阻預算：把材料數據攤開來看
前面談了很多定性描述，這一節我們用實際的材枓數據，把 HBM 的熱阻結構具體化。這也是封裝散熱工程師每天在做的事：建立「熱阻預算」（Thermal Budget）。
關鍵材料的熱導率比較
以下表格整理了 HBM 封裝中常見材料的熱導率概略值。這些數字會隨配方、製程與溫度變化，但足以用來理解相對關係。
材料／結構
熱導率概略值 W/(m·K)
在 HBM 中的角色
單晶矽
約 150
DRAM 與 Base Die 的本體，導熱良好
約 400
TSV、微凸塊、銅柱
焊料（SAC305 等）
約 55～60
凸塊與接點
微凸塊複合層（含填充膠）
等效約 5～20
晶粒間垂直熱流的主要通道
底部填充膠（Underfill）
約 0.2～1
填充晶粒間隙，導熱極差
非導電膜（NCF）
約 0.2～0.5
部分堆疊製程的黏結層
封裝膠（Mold Compound）
約 1～4
包覆堆疊的外殼
導熱介面材料（TIM，導熱膏）
約 3～10
晶粒與散熱蓋之間
銦片（Indium）
約 86
高效能 TIM 選項
液態金屬
約 20～70
極致效能的 TIM，但有製程風險
低介電常數層（Low-k）
約 0.2～0.5
晶粒內部的介電層，阻礙內部散熱
空氣
約 0.026
任何空隙都是隔熱層
從這張表可以立刻看出問題所在：堆疊中真正發熱的是矽晶粒，而矽的導熱很好；但只要熱流被迫穿過一層填充膠或空隙，就會遇到巨大的阻力。這就是為什麼封裝工程對「界面」如此斤斤計較——一個幾微米的氣泡或脫層，就足以讓局部溫度飆升十幾度。
12 層與 16 層的差異：為什麼不是線性
很多人會直覺認為：層數加倍，熱量加倍，溫度也加倍。實際情況更複雜，原因有三個。
第一，功耗不是嚴格線性的。層數增加時，容量增加、活躍 bank 數量增加，但每一層的時脈與電壓可能被調降以控制功耗。此外，新一代製程的 DRAM 單位容量功耗通常較低。所以 16 層的功耗可能是 8 層的 1.6 到 2 倍，而不是剛好 2 倍。
第二，熱阻的成長也不線性。界面層數量隨層數增加，但最上層與最下層的散熱路徑佔比會改變。當堆疊變高，側面散熱的貢獻相對增加，頂部散熱的貢獻相對減少，熱流的分布會重新平衡。
第三，溫度是功耗與熱阻的乘積，而功耗又受溫度影響。前面提到的漏電與刷新正回饋，會讓高溫操作下的實際功耗高於低溫時的估算。這種耦合效應讓熱分析必須用「迭代」的方式求解，不能一次算完。
以下表格用概略量級呈現不同堆疊高度的差異，數值僅供理解趨勢，實際規格依各世代與產品而異。
項目
8 層堆疊
12 層堆疊
16 層堆疊
堆疊高度（概估）
約 0.7～0.8 mm
約 0.9～1.0 mm
約 1.1～1.2 mm
單堆疊容量
約 16～24 GB
約 24～36 GB
約 36～48 GB 以上
單堆疊功耗量級
數瓦
約 8～12 W
約 12～20 W
晶粒間界面數
約 8～9 個
約 12～13 個
約 16～17 個
熱流主要瓶頸
頂部 TIM 與封裝膠
晶粒間複合層 + 頂部 TIM
晶粒間複合層 + 縱向梯度 + 熱串擾
從表中可以看出一個趨勢：層數越多，瓶頸從「外部界面」逐漸轉移到「內部堆疊」。這意味著散熱設計的重心必須跟著改變——8 層時代只要把散熱膏塗好、散熱蓋壓好，問題就不大；到了 16 層，可能得從封裝結構本身動手，例如加粗 TSV、改善填充材料、或者改用無凸塊的混合鍵合。
五、溫度升高的連鎖反應
溫度上升不只是「比較燙」而已，它會引發一連串的效能與可靠度問題。理解這些後果，才能明白為什麼業界願意投入巨大成本去改善那幾度的溫差。
溫度補償刷新與效能損失
前面提過，DRAM 在高溫下漏電加劇，必須提高刷新頻率以維持資料正確性。這個機制雖然保住了資料，但刷新動作會佔用記憶體匯流排，也就是說，有部分頻寬被「內部家務」吃掉了。
對於講究頻寬利用率的 AI 加速器來說，這等於是效能的直接損失。更嚴重的情況是，系統為了降溫而主動降頻（Throttling）。當溫度感測器偵測到接近上限，記憶體控制器會降低存取頻率或電壓，頻寬於是被硬生生砍下來。在訓練大型模型這種長時間滿載的場景中，這種降頻會直接拉長運算時間，換算成電費與機房成本。
值得一提的是，HBM 的溫度上限通常比邏輯晶片更嚴格。DRAM 的資料保存特性對溫度非常敏感，一般消費級或伺服器級 DRAM 的操作溫度上限常落在 95°C 左右，而先進邏輯晶片的接面溫度上限可以到 100～110°C 甚至更高。也就是說，HBM 反而是整個封裝裡「最怕熱」的成員，這讓它成為系統散熱設計的約束條件。
可靠度：電遷移、介金屬化合物與翹曲
高溫加上高電流密度，會加速電遷移（Electromigration）。TSV 與微凸塊的尺寸極小，電流密度卻很高，長時間在高溫下工作，銅離子會逐漸遷移，形成孔洞或凸起，最終導致開路或短路。這是 3D 封裝公認的可靠度難題。
另一個問題是介金屬化合物（IMC）的成長。焊料與銅接觸的界面，在高溫下會持續生成脆性的介金屬層，厚度隨時間與溫度增加。IMC 太厚會讓接點變脆、導熱與導電特性劣化，甚至引發界面剝離。溫度每上升一些，這個劣化過程就加速不少。
再來是熱機械應力。封裝是由多種熱膨脹係數不同的材料組成：矽約 2.6 ppm/K、銅約 17 ppm/K、封裝膠約 8～20 ppm/K。溫度變化時，各材料伸縮幅度不同，界面就會產生應力。堆疊層數越多、結構越厚，累積的應力越大，翹曲與脫層的風險就越高。而翹曲又會回過頭來破壞散熱界面，形成另一個惡性循環。
六、散熱對策：從晶片到系統的工程解法
面對「疊越高越熱」的困境，業界的解法可以分成三個層次：晶片與封裝層級、系統層級，以及設計層級。這三者必須協同作戰，單靠任何一招都不夠。
晶片與封裝層級：材料、結構與熱通路
最根本的做法是降低熱阻。方向包括：
其一，改善界面材料。把底部填充膠從一般環氧樹脂換成高填充率的導熱配方（例如加入氧化鋁或氮化硼填料），可將熱導率從 0.3 提升到 2～5 W/(m·K) 的量級。同時，封裝膠也走向高導熱配方，讓頂部路徑更順暢。
其二，增加金屬熱通路。有些設計會刻意在堆疊中安排「熱 TSV」，也就是不負責訊號、專門用來導熱的矽穿孔。或者在封裝膠中埋入銅柱、均熱片，把內部熱量直接引到表面。這些做法的代價是成本與製程複雜度。
其三，薄化晶粒。把每層 DRAM 研磨得更薄，可以縮短垂直熱阻，但必須在機械強度與良率之間取得平衡。
其四，頂部散熱強化。由於 HBM 的熱有相當比例從頂部離開，頂部的 TIM 選擇至關重要。從導熱膏、相變化材料、銦片到液態金屬，導熱率差距可達十倍以上。同時要確保 TIM 的厚度均勻——這又回到翹曲控制的老問題。
其五，直接接觸式散熱。部分高階設計會讓散熱蓋或均熱板直接覆蓋在 HBM 與 GPU 之上，中間只隔一層薄 TIM，避免熱量先穿過封裝膠再傳出去。
系統層級：封裝上散熱、均熱板與液冷
當單顆封裝的功耗達到數百瓦甚至上千瓦，傳統的氣冷已經捉襟見肘。這時系統層級的方案就登場了。
封裝上散熱（Top-side Cooling）是近年熱門的方向：把散熱器直接壓在封裝頂部，甚至針對 GPU 與 HBM 分別設計散熱鰭片，減少彼此干擾。
均熱板（Vapor Chamber）利用相變化快速把熱從熱點擴散到大面積，對於解決 HBM 與 GPU 之間的熱串擾特別有效。
液冷與浸沒式冷卻則是把整個伺服器或整張板卡泡在介電液中，或使用冷板（Cold Plate）直接帶走熱量。液體的比熱與導熱能力遠優於空氣，對於動輒十幾瓦的 HBM 堆疊來說，是目前最有效的解方之一。當然，成本、維護與漏液風險是必須考量的現實問題。
設計層級：把熱「攤平」與協同設計
除了硬碰硬地散熱，還有一個常被低估的策略：讓溫度分布更均勻。
例如，在排程上避免所有 HBM 同時滿載，透過記憶體控制器的功耗管理，把存取分散到不同堆疊；或者利用時脈與電壓調節，讓不同區域輪流「喘口氣」。這些手法不能降低總能耗，卻能壓低峰值溫度，避免局部熱點觸發降頻。
另一個重點是協同設計（Co-design）。晶片設計者、封裝工程師與系統散熱團隊必須從早期就一起工作，因為 HBM 的位置、中介層的佈線、封裝的尺寸、甚至風扇的氣流方向，都會互相影響。等到晶片設計定案才來想散熱，通常已經太遲。
七、驗證與量測：怎麼知道它到底多熱
散熱設計不能只靠紙上談兵，必須有驗證手段。這部分對學習者來說也很重要，因為它決定了工程判斷的可信度。
模擬與熱阻網路模型
在設計階段，工程師會建立熱阻網路模型，把整個封裝拆解成一個個節點與熱阻，像是電路分析一樣計算溫度分布。這種方法計算快速，適合早期評估與參數掃描。
更精細的做法是有限元素分析（FEA）與計算流體力學（CFD）。前者處理固體內的熱傳導與熱應力，後者處理空氣或液體的流場與對流。兩者結合，可以模擬出封裝內部每一層的溫度、封裝表面的熱通量，甚至預測翹曲量。這些模擬需要準確的材料參數與邊界條件，否則結果會與現實差很多。
實測手段
模擬之後一定要實測驗證。常見的方法包括：
實務上會把模擬與實測交叉比對，逐步修正模型，讓預測能力越來越準。這種「模型—量測—修正」的循環，是封裝散熱工程的核心工作流程。
八、下一步：HBM4、混合鍵合與未來挑戰
技術不會停在原地。下一代 HBM 與封裝技術正在改變遊戲規則，也帶來新的散熱難題。
混合鍵合：散熱是變好還是變壞
混合鍵合（Hybrid Bonding）是近年最受矚目的 3D 堆疊技術。它取消了傳統的微凸塊，讓兩片晶粒的銅墊直接對接，間距可以從數十微米縮小到 10 微米以下，甚至個位數微米。
對散熱來說，這是好消息也是壞消息。好消息是：金屬接觸面積大幅增加，垂直熱阻顯著下降，而且沒有填充膠的阻礙。壞消息是：間距變小意味著單位面積的功耗密度更高，熱點更集中；而且混合鍵合的製程溫度與機械應力控制更嚴格，晶粒薄化程度更高，翹曲風險更大。
整體而言，混合鍵合對熱傳是正面的，但它讓「功率密度」這個問題變得更尖銳，散熱設計的重心會更往晶片內部與系統層級移動。
更薄、更高、更熱
展望未來，幾個趨勢幾乎可以確定：堆疊層數持續增加（16 層已量產，20 層以上在研發中）、單堆疊頻寬持續提升、每顆晶粒持續變薄。這三件事加在一起，就是功率密度持續攀升。
同時，AI 加速器的封裝尺寸不斷放大，GPU 與 HBM 的數量都在增加，整個封裝的總功耗可能達到數千瓦。在這種規模下，散熱已經不是單一零件的問題，而是機房基礎設施的問題。液冷、浸沒式冷卻、甚至將運算與散熱整合設計的「熱感知架構」，都會成為標準配備。
另一個值得注意的方向是材料創新。例如以碳化矽、氮化鋁等高導熱材料製作中介層或散熱層，或者開發導熱性更好的填充膠與 TIM。這些材料的成熟度與成本，將決定未來 HBM 能堆到多高。
九、常見問答
Q1：為什麼不直接把 HBM 做得更大，用面積換頻寬，而要往上疊？
因為頻寬與接腳數密切相關，而接腳密度受封裝佈線能力限制。單層大晶片能增加的接腳數有限，而且良率會隨面積增大而快速下降（面積越大，遇到缺陷的機率越高）。堆疊則可以在相同的封裝面積內提供更多資料通道，同時利用 TSV 縮短傳輸距離、降低延遲與功耗。這是為什麼 HBM 選擇了 3D 路線。
Q2：HBM 的溫度上限為什麼比 GPU 低？
主要是資料保存的考量。DRAM 靠電容儲存電荷，溫度越高漏電越快，需要的刷新頻率越高。為了確保資料正確，DRAM 的操作溫度上限通常設得比較保守。此外，HBM 內部的堆疊結構讓溫度感測與散熱都比較困難，工程上必須留更多餘裕。這也是為什麼 HBM 常成為系統散熱的約束條件。
Q3：把散熱膏換成液態金屬，能解決 HBM 過熱嗎？
能改善，但通常不是萬靈丹。液態金屬的熱導率確實遠高於一般導熱膏，但前提是熱流的主要瓶頸在「頂部 TIM」。如果瓶頸在晶粒間的填充膠、或是在熱串擾造成的環境高溫，那麼換 TIM 的效果就有限。而且液態金屬有腐蝕鋁、導電短路、乾涸等風險，實務上必須整體評估，不能只看單一材料的熱導率。
Q4：一般消費者需要在意 HBM 的散熱嗎？
如果你使用的是搭載 HBM 的顯示卡或 AI 加速器，答案是部分需要。這些產品的散熱設計通常由原廠調校妥當，但機殼風流、環境溫度、長期滿載仍會影響表現。若發現效能無故下降，不妨檢查顯示卡溫度與機殼散熱。至於手機或一般筆電，多半使用 LPDDR 而非 HBM，關注點不同，但「高溫導致降頻」的原理是相通的。
Q5：未來有沒有可能出現「不會熱」的 HBM？
完全不會熱的記憶體在物理上不可能，因為任何運算與傳輸都伴隨能量耗散。但可以期待的是「更不容易熱」的技術：更低功耗的 DRAM 單元、更有效率的 I/O 介面、更好的熱通路設計，以及更聰明的功耗管理。散熱是一場持續的工程競賽，不會有終點，只會不斷推進。
十、結語
HBM 的誕生，是為了解決記憶體頻寬不足這個根本瓶頸；而它的堆疊架構，卻也為散熱帶來了新的挑戰。我們在這篇文章中拆解了「疊越高越熱」的四個機制：熱源數量增加、界面熱阻串聯、中間層被夾住形成溫度梯度，以及與 GPU 之間的熱串擾。
同時也看到，溫度的上升不是單純的「比較燙」，而是會透過漏電與刷新形成正回饋，進一步侵蝕效能與可靠度。這也是為什麼封裝散熱必須從材料、結構、系統到設計策略全面出手。
下次當你看到「16 層 HBM 堆疊」這樣的規格時，不妨多想一層：在那個不到一公分高的封裝裡，工程師正努力把每一度熱，從層層疊疊的矽與銅之間擠出去。這才是 HBM 技術真正的戰場。
重點整理：
HBM 以 TSV 與微凸塊垂直堆疊 DRAM，換取頻寬與容量，但散熱面積幾乎不變。
主要熱源是動態功耗、刷新與漏電造成的靜態功耗，以及 Base Die 與 TSV 的焦耳熱。
層數越多，晶粒間界面越多，填充膠與微凸塊的複合層成為垂直熱流的主要瓶頸。
溫度上升會導致刷新頻率增加、漏電加劇，形成「越熱越耗電、越耗電越熱」的正回饋。
HBM 的溫度上限通常比邏輯晶片更嚴格，因此常成為系統散熱的約束條件。
散熱對策需涵蓋晶片與封裝材料、系統冷卻方案，以及溫度均勻化的設計策略。
混合鍵合可降低垂直熱阻，但同時推高功率密度，散熱挑戰只會轉型、不會消失。
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