HBM 的 TSV：為什麼記憶體要鑽孔堆疊
而讓這些垂直堆疊的晶粒能夠互相連接、並且把訊號傳到最底層的，就是 TSV 技術。
二、TSV 是什麼？揭開記憶體「鑽孔」的物理原理
TSV，全名 Through-Silicon Via，中文常譯為「矽通孔」或「矽穿孔」。顧名思義，它是在矽晶圓（或晶粒）上鑽出垂直的孔洞，並在孔洞內填充導電材料（通常是銅），讓電流與訊號能夠直接穿過矽基板，從晶粒的正面導通到背面。
聽起來很簡單，但實際上這是一個極度精密的半導體製程。一個 TSV 的直徑可能只有 5 到 10 微米（µm），深度卻可達 50 到 100 微米，深寬比（Aspect Ratio）高達 10:1 以上。想像一下，這就像在一根頭髮的直徑上，挖出一條深達十層樓的垂直隧道，而且還要在裡面均勻地鍍上一層金屬。
TSV 的製程步驟：從鑽孔到導通
TSV 的製程大致可以分為以下幾個關鍵步驟：
完成這些步驟後，晶粒之間就可以透過 micro-bump（微凸塊）與 TSV 串接起來，形成立體堆疊。
TSV 與傳統打線接合（Wire Bonding）的差異
在 TSV 出現之前，晶片堆疊最常見的方式是「打線接合」：用極細的金線或銅線，把上層晶粒的接點連接到下層晶粒或基板。這種方式成本低、技術成熟，但缺點非常明顯：
接點數量有限：晶粒邊緣能容納的接點數量有限，無法支撐超寬匯流排。
TSV 則完全相反：它讓訊號直接垂直穿透晶粒，路徑最短、密度最高，而且可以支撐數千個以上的接點。這正是 HBM 能夠實現 1024 位元超寬匯流排的關鍵。
三、為什麼要「堆疊」？從 2.5D 到 3D 的封裝演進
理解了 TSV 的原理之後，下一個問題是：為什麼一定要把記憶體堆疊起來？直接把記憶體放在處理器旁邊、用超寬匯流排連接不就好了嗎？
答案是：可以，但這樣還不夠。這就牽涉到半導體封裝技術的演進，也就是從 2.5D 到 3D 的發展脈絡。
2.5D 封裝與矽中介層：HBM 的第一層舞台
目前主流的 HBM 架構，是將 GPU 與多個 HBM 堆疊體，共同放在一片「矽中介層」上，形成一個 2.5D 封裝。所謂 2.5D，是指晶片之間雖然水平並排，但透過中介層內的 TSV 與重分佈層（RDL）進行高密度連接，某種程度上達到了 3D 封裝的連接密度，但晶片本身並沒有垂直堆疊。
矽中介層的角色，就像是一個超高密度的「迷你主機板」。它上面有數千條微細走線，可以讓 GPU 與 HBM 之間的訊號以極短的距離傳輸。台積電的 CoWoS（Chip-on-Wafer-on-Substrate）就是這類技術的代表，目前幾乎所有高階 AI 加速器都採用類似架構。
在這個架構中，HBM 堆疊體本身就是一個 3D 結構：多層 DRAM 晶粒透過 TSV 垂直串接，最底層的「基底晶粒」（Base Die）負責與中介層連接，並將訊號分配給上層的各個 DRAM 晶粒。
HBM 堆疊層數的演進：從 4 層到 16 層
HBM 的堆疊層數，是衡量其容量與頻寬的重要指標。回顧 HBM 的發展歷程：
每一次層數的提升，都意味著更多的 TSV、更複雜的散熱管理、更高的良率挑戰。這也說明了為什麼 HBM 的價格始終居高不下。
四、TSV 的技術挑戰：為什麼鑽孔這麼難？
TSV 聽起來是個優雅的解決方案，但在實際量產上，它帶來了一系列極具挑戰性的工程問題。以下幾個是最關鍵的難點：
為了解決這些問題，業界採用了多種策略：例如使用「先鑽孔後薄化」（Via-First 或 Via-Middle）的製程順序來降低熱應力；導入「混合鍵合」（Hybrid Bonding）技術來取代 micro-bump，進一步縮小接點間距；以及在基底晶粒中整合散熱與電源管理電路。
五、HBM 的未來：從 HBM3E 到 HBM4 與客製化時代
隨著 AI 模型規模持續膨脹，HBM 的需求只會越來越高。目前業界的發展方向大致可以歸納為以下幾個趨勢：
更寬的匯流排與更高的頻寬
HBM4 預計將匯流排寬度從 1024 位元擴展到 2048 位元，這意味著 TSV 的數量與密度都必須大幅提升。同時，基底晶粒將導入更先進的邏輯製程（如 12nm 或更先進節點），把部分記憶體控制器功能整合進去，進一步優化訊號完整性與功耗。
客製化基底晶粒（Custom Base Die）
過去 HBM 的基底晶粒多由記憶體廠商標準化設計，但隨著 AI 晶片業者對效能與功耗的要求越來越細緻，客製化基底晶粒成為新趨勢。例如，SK 海力士與台積電合作，讓客戶可以針對自家的 GPU 架構，設計專屬的基底晶粒，整合特定的電源管理、測試或安全功能。
混合鍵合（Hybrid Bonding）技術
傳統的 micro-bump 接合間距大約在 30 到 40 微米，未來若要進一步提升堆疊密度，就必須採用「混合鍵合」：直接讓兩片晶圓的銅墊在室溫下對接，不需要凸塊。這種技術可以將接點間距縮小到 10 微米以下，大幅提升連接密度與散熱效率，被視為下一代 HBM 的關鍵技術。
3D 堆疊的極限與新材料
當堆疊層數超過 16 層甚至 20 層時，散熱與良率將成為更大的挑戰。業界正在研究使用玻璃基板（Glass Substrate）、碳化矽（SiC）等新材料來改善熱傳導，同時也在探索將 DRAM 晶粒與邏輯晶粒直接 3D 堆疊的架構，讓記憶體與運算單元的距離縮短到極致。
六、常見問題 FAQ
Q1：TSV 和一般的「穿孔」有什麼不同？
TSV 是在矽晶圓上製作的垂直導電通道，孔徑通常在 5 到 10 微米，深寬比極高，且必須經過絕緣、阻障、電鍍等多道半導體製程。它與機械鑽孔或雷射鑽孔完全不同，精度與潔淨度要求都是半導體等級。
Q2：為什麼 HBM 不用打線接合就好？
打線接合的訊號路徑長、接點密度低，無法支撐 HBM 所需的超寬匯流排與高頻傳輸。此外，打線需要預留弧線空間，會增加堆疊高度與封裝體積，與 HBM 追求「高密度、短距離」的目標背道而馳。
Q3：TSV 會影響 DRAM 的良率嗎？
會，而且影響很大。TSV 的製程步驟多、難度高，任何一個孔洞的填充缺陷或絕緣層破損，都可能導致整顆晶粒報廢。再加上 HBM 是多重晶粒堆疊，只要其中一層有問題，整個堆疊體就必須丟棄，因此「已知良品晶粒」的篩選與測試機制格外重要。
Q4：HBM 的堆疊層數有上限嗎？
目前量產最多的是 12 層（HBM3E），HBM4 預計推進到 16 層。理論上，堆疊層數可以繼續增加，但會受到散熱、良率、封裝高度與成本等因素的限制。未來若混合鍵合與新材料技術成熟，或許能看到 20 層以上的堆疊。
Q5：TSV 技術只能用在記憶體嗎？
不是。TSV 廣泛應用於各種 3D 封裝與異質整合場景，例如 CMOS 影像感測器（CIS）、微機電系統（MEMS）、射頻元件、以及先進的邏輯晶片堆疊。HBM 只是 TSV 最知名、也最具商業價值的應用之一。
結語：鑽孔，是為了讓資料走更短的路
回顧整篇文章，我們可以發現一個簡單卻深刻的核心邏輯：效能的瓶頸，往往不是運算本身，而是資料移動的效率。當處理器的算力以摩爾定律的速度成長，記憶體的頻寬卻受限於物理距離與腳位數量，整個系統就會被「記憶體牆」卡住。
HBM 的出現，從根本上改變了記憶體的形狀與位置：它不再是一條插在遠處的模組，而是一疊緊貼在處理器旁邊的立體結構。而 TSV，就是讓這個立體結構得以成立的關鍵工藝——它讓訊號不必繞路，而是直接穿透晶粒，走最短的距離、用最寬的通道，把資料送進運算核心。
所以，下次當你看到「HBM 採用 TSV 技術」這句話時，不妨想像一下：在那顆小小的記憶體堆疊體裡，有數千條微小的銅柱，正垂直穿過一層又一層的矽晶粒，默默地搬運著 AI 模型所需要的每一個位元。這，就是為什麼記憶體要鑽孔堆疊的原因。
從 HBM1 到 HBM4，從 4 層到 16 層，從 micro-bump 到混合鍵合，這場「垂直革命」還在持續進行。對於關注 3C 科技與半導體產業的讀者來說，理解 TSV 與 HBM 的運作原理，不僅能看懂新聞稿背後的技術含量，也能更清楚地掌握 AI 時代硬體發展的脈動。
希望這篇文章能幫助你建立完整的觀念。如果你對 HBM 的封裝技術、CoWoS 製程，或是記憶體產業的競爭格局有興趣，歡迎在論壇中繼續交流討論。