NAND 的層數競賽：為什麼 200 層比 100 層難這麼多
所謂「單體式」，就是上面說的一次性把所有層數堆完、一次鑽孔、一次鍍膜。這種做法理論上最漂亮，因為通道是連續的，電性表現最好。但問題是：當層數超過某個臨界點（大約 128～176 層），那口「井」就深到蝕刻和鍍膜都很難做到均勻，於是廠商開始採用「堆疊式」（String Stacking）：把 100 層當作一組，先做好一組、再疊上另一組，最後把兩組的通道接起來。
堆疊式解決了單次製程的極限，但也帶來新問題：接合處的對準誤差、接面電阻、以及多出來的製程步驟。這也是為什麼「層數」這個數字要小心解讀——同樣標示 232 層，有的是單次堆疊、有的是雙堆疊，實際的位元密度、效能與成本都不一樣。
2-2 為什麼廠商非往上疊不可？
答案很簡單：成本。半導體製程的成本，很大一部分來自「每片晶圓要花多少錢」。當你把層數從 100 層拉到 200 層，同一片晶圓能產出的位元數幾乎翻倍，等於每 GB 的成本直接被砍半。對於 SSD、手機、資料中心這種價格極度敏感的市場，這是無法抗拒的誘因。
而且，層數增加不像微影縮小線寬那樣需要昂貴到天價的 EUV 設備（雖然先進世代也開始導入），主要成本在於蝕刻與沉積設備的產能，以及漫長的製程時間。這讓層數競賽變成一場「誰能把大樓蓋得更高、蓋得更快、蓋得更便宜」的競賽。
三、從 100 層跨到 200 層，難度為什麼不是兩倍？
好，進入正題。以下這七個難點，就是讓 200 層 NAND「難度爆表」的關鍵。你會發現它們彼此環環相扣：為了解決 A 問題，往往會製造出 B 問題，而 B 問題又會回頭惡化 A 問題。這就是為什麼層數競賽愈到後面，推進速度會愈來愈慢。
3-1 難點一：深寬比超過 100:1 的「鑿井工程」
3D NAND 最關鍵的製程之一，就是「通道孔蝕刻」（Channel Hole Etch）。你可以想像成要在一個千層蛋糕上，鑽出一個直徑只有 0.1 微米、深度卻有好幾微米的細孔。這個「深度 ÷ 直徑」的比值，就是所謂的深寬比（Aspect Ratio，AR）。
在 100 層左右的世代，孔深大約 5～6 微米，孔徑約 80～120 奈米，深寬比大約在 50～70:1 之間，這已經是很不容易的工程。但到了 200 層以上，孔深直接拉到 10 微米以上，深寬比輕鬆突破 100:1，甚至往 130:1 以上邁進。這是什麼概念？等於從台北 101 的頂樓往下鑽一個直徑 1 公分、深達 130 公分的細孔，而且孔壁必須筆直、不能歪、不能中途變細。
為什麼難？首先，蝕刻是靠電漿中的離子垂直轟擊來進行的，但孔挖得越深，離子就越難順利抵達底部，容易在孔的中段或轉彎處發生「離子偏折」，導致孔洞彎曲（Bowing）或扭結（Twisting）。其次，蝕刻速率會隨著深寬比上升而急遽下降（業界稱為 ARDE 效應），也就是說，挖越深、挖越慢，而且還得同時兼顧側壁的保護，避免孔洞被側向蝕刻撐大。
更麻煩的是「均勻性」。一片晶圓上有數以兆計的孔洞，只要有一小部分孔的底部沒打通、或者孔徑偏差超標，整個區塊（Block）就報廢。100 層時，孔洞總數相對少、容忍度還算高；200 層時，孔數變多、深度加倍，任何一點微小偏差都會被放大成良率災難。
3-2 難點二：薄膜沉積的均勻性挑戰
孔挖好之後，接著要沿著孔壁鍍上一層層極薄的薄膜：阻擋氧化層、氮化矽電荷陷阱層、穿隧氧化層，最後填多晶矽。這些薄膜的厚度只有幾奈米，而且必須「等厚度」地包覆整個孔壁——從孔口到孔底，厚度誤差必須控制在極小範圍內。
問題在於，孔越深，前驅氣體就越難擴散到底部。在半導體製程中，這種情況叫做「前驅物傳輸受限」。當孔的深寬比拉高到 100:1 以上，氣體分子在孔內的運動方式會從一般的擴散變成「克努森擴散」（Knudsen Diffusion），傳輸效率大幅下降。結果就是：孔口鍍得厚、孔底鍍得薄，或者孔底根本鍍不到。
為了克服這個問題，業界普遍採用原子層沉積（ALD）技術，用一層一層、自我限制的方式來鍍膜，理論上均勻性最好。但 ALD 的致命缺點是「慢」——每鍍一層就要抽氣、通氣、吹淨，循環次數動輒上百次。層數越多，薄膜層數越多，製程時間就越長。這直接連動到下一個難點。
3-3 難點三：堆疊應力與晶圓翹曲
3D NAND 的 ON 疊層，是由氧化矽與氮化矽交替堆出來的。這兩種材料的「內應力」性質不同：氮化矽通常帶有較大的拉伸應力，氧化矽則偏壓縮應力。當你把幾百層材料交疊在一起，這些應力會累積起來，導致整片晶圓像餅乾一樣翹曲（Wafer Bow / Warpage）。
晶圓翹曲會帶來一連串災難：微影對準會失準（Overlay Error）、晶圓在設備之間傳送時可能卡住或破裂、後續的鍵合與封裝也會受影響。在 100 層時代，翹曲問題還在可控範圍；到了 200 層以上，應力累積量幾乎是倍數成長，必須靠特殊設計來抵銷。
常見的解法包括：調整 ON 薄膜的沉積參數以降低單層應力、在晶圓背面鍍上一層「應力補償膜」把晶圓「拉平」、採用較低溫的沉積製程（低溫雖然降應力，但薄膜品質較差），甚至改變整體結構設計。這些解法往往互相牽制，工程師得在應力、品質、成本之間反覆權衡。
3-4 難點四：通道電流、讀寫速度與可靠度
3D NAND 的每個記憶胞都串在同一根垂直通道上，一條「串」（String）通常有幾十到上百個記憶胞。要讀取其中一個記憶胞，電流必須從通道的頂端一路流到記憶胞所在的位置。通道是用多晶矽做的，而多晶矽的電子遷移率遠低於單晶矽，本身就電阻偏高。
當層數變多，串變長，電阻就跟著變大；讀取時訊號變弱、速度變慢、雜訊變大。同時，字線（Word Line）的數量和長度也大幅增加，字線本身的電阻與電容形成的 RC 延遲，會拖慢整個陣列的存取速度。這還沒算上高層數帶來的「鄰近效應」——相鄰的字線之間互相干擾，會讓寫入的電壓分佈變寬。
也因此，你會看到廠商在 200 層世代之後，紛紛導入「金屬字線」（把原本的多晶矽字線換成鎢或鈦氮化物）、「Macaroni 通道」結構（中空通道以降低電阻）、以及更強力的錯誤更正碼（LDPC）。這些都是為了把層數增加帶來的電性劣化補回來。換句話說，層數不是白加的，每加一層，就得同時解決一整串電性問題。
3-5 難點五：良率、檢測與修復
半導體製程有一個殘酷的現實：良率（Yield）是看「整片晶圓」的。3D NAND 的孔洞數量極其龐大，一片晶圓上可能有數兆個孔。當層數從 100 層拉到 200 層，孔數變多、孔深加倍、製程步驟增加，任何一個環節出錯，報廢的面積就更大。
更麻煩的是「檢測」。要在奈米尺度下檢查每一根孔的深度、孔徑、鍍膜厚度是否達標，本身就是極高難度的工程。目前業界大量依賴電子顯微鏡切片做破壞性分析，以及 X 光繞射等非破壞性量測，但檢測速度永遠跟不上製程速度。換句話說，很多良率問題是在「做完之後才發現」，這對量產是巨大的成本風險。
此外，3D NAND 有一個特殊設計叫「冗餘修復」（Redundancy），可以用備用的字線或串來替換壞掉的部分。但層數越高，需要備援的比例與修復邏輯就越複雜，修復能力本身也有極限。
3-6 難點六：製程時間與成本的非線性膨脹
這是很多人在討論層數時容易忽略的一點：製程時間不是線性成長。前面提過，深寬比越高，蝕刻速率越慢、沉積循環次數越多。假設 100 層的蝕刻需要 20 分鐘，200 層可能需要 60 分鐘以上；沉積同樣也是非線性拉長。而這些時間，直接對應到設備的產能與成本。
也就是說，雖然層數翻倍讓單位晶圓的位元數翻倍，但製程時間可能增加三倍以上。這就導致「每 GB 成本下降」的幅度，遠不如帳面上看起來那麼漂亮。廠商必須靠提升設備吞吐量、優化製程配方、導入新設備（例如更高功率的電漿源、更高效率的 ALD 機台）來抵銷，這也是為什麼 200 層之後，資本支出會急速膨脹。
3-7 難點七：周邊電路的整合難題
NAND 陣列不是自己就能運作的，它需要周邊的 CMOS 電路來做解碼、感測、控制。傳統做法是把 CMOS 做在陣列旁邊，但層數越高、陣列越厚，周邊電路佔用的面積比例就越可觀，反而侵蝕了密度優勢。
解決方案是把 CMOS「沉到陣列底下」，也就是所謂的 CMOS under Array（CuA）或周邊電路下置（PUC）技術。這個做法聽起來很聰明，實際上難度極高：你得先在晶圓上做好 CMOS，再在上面長出幾百層的 NAND 陣列，整個過程的熱預算、平整度、對準精度都必須嚴格控制。200 層世代之後，這類整合技術幾乎成為標配，也成為各廠拉開差距的關鍵。
四、業界的破解之道：四大技術路線
面對上述七大難點，各家 NAND 廠商發展出不同的因應策略。這些策略大致可以歸納成四條路線，而且往往是混搭使用。
4-1 字串堆疊（String Stacking）
最直接的做法，就是把一次做不完的層數拆成兩次做。例如先做 128 層，再做 128 層，然後把兩段的通道接起來，變成 256 層。這樣每一段的深寬比都控制在可行範圍內，良率比較好掌握。
但代價是接面處的對準與電阻問題，以及額外的製程步驟。目前三星在 1xx 層後期與 200 層以上的世代，都大量使用堆疊技術；SK 海力士也曾公開表示其高層數產品採用類似策略。這條路線的極限，取決於你能疊幾段、以及接面品質能壓到多好。
4-2 晶圓鍵合與 CMOS 陣列下移（CuA／PUC／Xtacking）
這是近年最受矚目的技術。簡單說，就是把 NAND 陣列與 CMOS 電路分別在兩片晶圓上做好，再用晶圓對晶圓（Wafer-to-Wafer）鍵合的方式把它們黏在一起。這樣做的好處是：兩邊可以各自用最適合的製程條件製造，不用互相牽就；而且 CMOS 完全藏在陣列底下，不佔額外面積。
長江存儲的 Xtacking 就是這個概念的代表作；鎧俠／西屋的 BiCS 世代也導入 CMOS 鍵合陣列（CBA）技術；美光的 CuA 與 SK 海力士的 PUC，則是更早在同一片晶圓上把 CMOS 埋在陣列下方。鍵合技術被視為通往 400 層、甚至 1000 層的關鍵門票，因為它讓「層數」與「周邊電路」徹底解耦。
4-3 更高效率的蝕刻與沉積設備
再好的設計，也要有設備做出來。近年蝕刻設備（如高功率電漿源、脈衝式射頻）與沉積設備（如高效率 ALD、空間分隔式 ALD）持續演進，就是為了對抗深寬比帶來的物理極限。這些設備的單價動輒數千萬美元，也讓 200 層以上世代成為「資本密集度」的競賽。
4-4 結構與材料的改良
包括前面提過的金屬字線、Macaroni 通道、更薄的 ON 疊層、新型高介電常數材料、以及更精準的應力補償設計。這些改良的目標都一樣：在不犧牲可靠度的前提下，把層數往上推。值得注意的是，3D NAND 的「層數」並不是唯一的密度指標，同樣層數下，位元密度還取決於每層的字線間距、每個記憶胞能存幾位元（TLC／QLC）、以及外圍電路的效率。
五、200 層之後：400 層、1000 層的想像與現實
那麼，層數的天花板在哪裡？目前業界的共識是：單次堆疊的極限大約在 200～300 層之間，要再往上，幾乎必須採用晶圓鍵合或多次堆疊。以下用一個簡單表格，比較 100 層與 200 層以上世代的關鍵差異：
項目
約 100 層世代
200 層以上世代
通道孔深度
約 5～6 微米
約 10 微米以上
深寬比（AR）
約 50～70:1
超過 100:1，甚至 130:1 以上
堆疊方式
多為單次堆疊
雙堆疊、晶圓鍵合並行
蝕刻時間
相對可控
非線性拉長，良率風險大增
晶圓翹曲控制
中等難度
需額外應力補償設計
周邊電路整合
部分採用 CuA
幾乎標配 CuA／PUC／CBA
主要挑戰
製程穩定性
物理極限、成本與良率的三角習題
從表格可以看出，200 層並不是「100 層做兩次」這麼簡單，而是整個製程邏輯都要重新設計。這也是為什麼從 176 層推進到 232 層、再到 290 層、321 層，每一步的間隔時間都比早期明顯拉長。
六、對一般消費者的意義：層數高就一定好嗎？
看到這裡，你可能會想問：那我買 SSD 或手機，是不是層數越高越好？答案是：層數是重要指標，但不是唯一指標，而且不同廠商的「層數」定義未必可以直接比較。
首先，層數高代表位元密度高、單位成本低，這對價格是好事。但層數高不一定代表效能好——實際的讀寫速度還取決於介面規格（PCIe Gen4／Gen5）、控制器設計、SLC 快取策略、以及 NAND 本身的 I/O 速度。有些高層數產品為了壓成本，採用 QLC 顆粒，寫入壽命與持續寫入效能反而不如低層數的 TLC。
其次，層數越高，可靠度管理的難度也越高。這也是為什麼高層數世代特別強調 LDPC 錯誤更正、以及更嚴格的出廠篩選。對消費者而言，選擇有信譽的品牌、注意產品標示的實際規格（而非只看層數數字），會比單純追逐層數更實際。
最後，值得一提的是，層數競賽對整體產業是好事。因為它讓儲存成本持續下降，也推動了蝕刻、沉積、鍵合等半導體技術的進步。你今天能買到容量大、價格合理的 SSD，背後就是這場「往上蓋樓」的競賽在推動。
七、常見問題 FAQ
Q1：為什麼 3D NAND 不能像蓋房子一樣，一層一層慢慢疊就好？
因為 3D NAND 的通道是「一次鑽孔、一次鍍膜」形成的連續結構。如果一層一層分開做，每層之間都要對準、接合，誤差會累積，而且成本會高到無法量產。所以主流做法仍是「先堆疊、再鑽孔」，這也是深寬比成為關鍵瓶頸的原因。
Q2：200 層 NAND 的實際良率大概是多少？
這屬於各家廠商的商業機密，不會公開。但可以確定的是，200 層以上世代的良率爬升期明顯比 100 層世代更長，這也是為什麼新世代產品初期價格通常較高、供貨也較不穩定。
Q3：層數越多，SSD 就越耐用嗎？
不一定。耐用度主要取決於每個記憶胞儲存的位元數（SLC＞MLC＞TLC＞QLC）、控制器與韌體的寫入管理、以及產品的 TBW 標示。層數高只代表密度高，跟耐用度沒有直接等價關係。
Q4：未來會有 1000 層的 NAND 嗎？
技術上，業界普遍認為透過晶圓鍵合與多次堆疊，1000 層並非不可能，但會面臨物理極限與成本效益的雙重考驗。屆時「層數」可能不再是主要指標，而是改看「位元密度」與「每 GB 成本」。
總結來說，NAND 的層數競賽表面上是數字的比拼，實際上是一場橫跨材料、設備、製程整合與成本控制的總體戰。從 100 層到 200 層，難的不是「多疊一倍」，而是每一個環節都要重新發明一次。下一次當你看到規格表上那個漂亮的層數時，不妨想想那口深達十微米、直徑只有零點一微米的井——那可是人類工業文明最精密的「鑿井工程」之一。
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