晶片封裝的訊號完整性：為什麼高速訊號會互相干擾
以封裝常見的 ABF／聚醯亞胺介質（Dk ≈ 3.2）估算，傳播速度約 1.67 × 10⁸ m/s，對應的傳播延遲約 6 ps/mm。若訊號頻寬為 15 GHz，波長約 11 mm，那麼「1/10 波長」的臨界長度大約只有 1.1 mm。
而封裝裡的一條 RDL（重分佈層）走線，從 bump 到 C4 錫球，長度常常就是 0.5～5 mm。也就是說，封裝內幾乎每一條高速走線，都是貨真價實的「電氣上很長」的傳輸線。它會反射、會衰減、會輻射，也會耦合。
1-3 封裝不再是「保護殼」
過去封裝的角色很單純：保護裸晶、把訊號從 100 µm 等級的 pad 扇出到 0.4 mm 的錫球。但隨著 2.5D／3D IC、Chiplet、HBM 堆疊的普及，封裝已經變成一個高密度、多層、混雜訊號與電源的微型電磁系統。它同時承擔：
高速差動訊號的傳輸通道（SerDes、PCIe、USB、DDR）
超大電流供電網路（PDN）
時脈與參考訊號的分配
射頻／天線整合（AiP、CPO）
當這些功能全部塞進幾平方公分的空間，訊號之間的距離被壓縮，耦合就不可避免。這就是本文主題的起點。
二、干擾的物理本質：四種耦合機制
高速訊號互相干擾，不是「電流的問題」，而是電磁場的問題。任何一條帶電的走線，周圍都存在隨時間變化的電場與磁場；這些場不會乖乖待在線裡，而會延伸到鄰近的導體上。依照耦合路徑，我們可以把它分成四大類：
耦合類型
物理機制
典型表現
好發位置
容性耦合
兩導體間的互电容（C），d V/dt 產生位移電流
快速邊緣在鄰線注入尖峰
平行且靠近的走線、bump 陣列
感性耦合
互電感（L），d I/dt 產生感應電壓
回流路徑被搶走、地彈
共用回流、狹窄參考平面、wire bond
共阻抗耦合
共用電源／地阻抗，電流在阻抗上產生壓降
同時開關雜訊（SSN）、電源雜訊串入訊號
PDN、接地過孔、錫球
輻射耦合
走線或封裝結構像天線，近場／遠場互打
共振、腔體模態、EMI
封裝邊緣、散熱片、開孔結構
2-1 容性耦合與感性耦合：一場「電」與「磁」的雙人舞
容性耦合的大小，取決於兩條線之間的互電容，而互電容與「距離／線寬／平行長度／介質係數」有關。訊號邊緣越陡（dV/dt 越大），注入鄰線的電流尖峰越大。
感性耦合則來自互電感，與「回流路徑」高度相關。這裡有個關鍵觀念：高速訊號的回流電流，永遠走最小電感路徑，也就是緊貼在走線正下方的參考平面上。一旦參考平面被分割、被挖空、或距離太遠，回流就必須繞路，形成一個大回路，這個大回路就會去「圈住」隔壁的訊號線，產生感應電壓。
重點是：容性耦合與感性耦合會互相抵銷或疊加，取決於你從哪一端看。這正是近端串擾與遠端串擾行為截然不同的原因。
2-2 共阻抗耦合：地彈與電源雜訊
想像一個封裝裡有 64 條輸出同時從 0 切到 1。每一條都必須從電源抽取電流、從地灌回電流。這些電流全部流過共用的錫球、共用的接地面、共用的電源環。由於 V = L × di/dt，只要迴路電感不為零、電流變化夠快，地電位就會「跳起來」。
這叫同時開關雜訊（Simultaneous Switching Noise, SSN），俗稱地彈（Ground Bounce）。它的可怕之處在於：它不是「外加」的雜訊，而是受害者自己把地板踩歪了。在 DDR 匯流排、HBM 介面這種「上百位元同時翻轉」的架構裡，SSN 往往是壓垮眼圖的第一根稻草。
請注意一個量化概念：封裝打線（wire bond）的電感約為 1 nH/mm，而覆晶凸塊（flip-chip bump）只有 30～50 pH。這也是為什麼高速、高腳數的晶片幾乎全面轉向覆晶封裝——不是為了美觀，而是為了把電感砍掉一個數量級。
2-3 輻射耦合與共振：看不見的「空間」通道
當封裝的物理尺寸接近訊號波長的一部分時，封裝就變成了小型共振腔。常見現象包括：電源／地平面對形成的平行板腔體模態、散熱片與封裝之間的天線效應、以及封裝邊緣與系統機殼之間的近場耦合。
這類耦合的特徵是頻率選擇性強——在某個特定頻段突然惡化，而且很難用單純加大間距解決，通常需要靠結構設計（例如短接過孔、吸收材料、屏蔽罩）處理。
三、串擾的完整圖景：NEXT、FEXT 與飽和現象
把上述耦合機制套用到「兩條平行走線」這個最常見的場景，我們得到串擾的兩大分類：近端串擾（NEXT）與遠端串擾（FEXT）。這是每一位做 SI 的工程師都必須背下來的東西。
3-1 近端串擾（NEXT）：在發射端附近「回彈」的干擾
顧名思義，NEXT 是在「靠近驅動端」這一側量到的干擾。它的物理圖像很有趣：攻擊線（aggressor）的訊號往前走，一路上不斷透過互容與互感把能量注入受害線（victim）。這些耦合進去的能量會同時往兩個方向傳——往前也往後。往後的那一份，會一路跑回受害線的發射端。
NEXT 的幾個重要性質：
與頻寬高度相關：邊緣越陡，NEXT 峰值越大。
飽和長度的粗略估算為 Lsat ≈ (Tr × v) / 2。以 Tr = 50 ps、v = 1.67 × 10⁸ m/s 為例，Lsat ≈ 4.2 mm。有趣的是，封裝內走線往往短於飽和長度，這意味著在封裝裡，串擾是「隨耦合長度線性成長」的——少 100 µm 就少一分干擾，这让佈線的每一微米都有意義。
3-2 遠端串擾（FEXT）：奇偶模速度差造成的「殘留」
FEXT 是在「接收端」量到的干擾，玩法完全不同。在均勻介質（例如帶狀線 stripline，上下介質相同）中，容性耦合與感性耦合在「前向」方向上會完全抵銷，理論上 FEXT 為零。
那現實中為什麼還是有 FEXT？因為現實的介質不均勻——最典型的就是微帶線（microstrip）：上面是空氣、下面是介質。這導致差模與共模在線上的傳播速度不同（奇模與偶模的等效介電係數不同），兩種耦合成分無法完美對齊，於是殘留下來。
因此 FEXT 的關鍵結論是：
與耦合長度成正比，不會飽和（因為它是「累積」的）。
極性通常與攻擊訊號相反（方向與邊緣反向的脈衝）。
3-3 模式轉換：從差模到共模的隱形殺手
如果說 NEXT／FEXT 是「串擾的入門題」，那模式轉換（Mode Conversion）就是進階題，也是實務上最容易翻車的地方。
差動訊號之所以抗雜訊，是因為它只看兩條線的「差」。但這個假設有個前提：兩條線必須完全對稱。一旦對稱性被破壞，例如：
差動對兩條線長度不一致（skew）
其中一條線下方有參考平面開孔或分割
兩條線與地過孔的距離不同
鄰近走線只靠近其中一條
那麼部分的差模能量就會轉換成共模能量（反之亦然）。共模訊號不會被差動接收器抵銷，反而會變成輻射源，也會讓眼圖出現不對稱、抖動增加。在 S 參數上，這對應到 Scd21（差模轉共模）這一項，而多數高速介面的規格都會給它一個上限。
值得強調的是：「差動」並不會自動免疫串擾。如果攻擊線只靠近差動對的其中一條，它注入的干擾就是「不對稱」的，會被接收器當成有效的差模訊號。這是很多設計者在模擬時忽略的一點。
四、封裝為何比 PCB 更難：密度、結構與製程變異
同樣是串擾，為什麼在封裝裡處理起來格外棘手？原因可以歸納為三點：密度、結構、變異。
4-1 走線密度與層數：RDL 的「細線寬詛咒」
PCB 上的線寬間距常見 100 µm／100 µm，封裝 RDL 則是 2 µm／2 µm 甚至更細。當線寬與間距同時縮小，會發生兩件事：
線與線的間距（edge-to-edge spacing）變小，耦合電容上升；
經典的「3W 原則」（間距 ≥ 3 倍線寬）在 PCB 上已經只能算「入門」，在封裝 RDL 上更是奢求。當線間距與線寬同級，串擾可以輕易達到訊號振幅的 5～10%，這對眼高本來就吃緊的高速介面來說是致命的。
解法通常轉向「用層」——把攻擊線與受害線放到不同層，中間夾參考平面；或採用「正交佈線」，讓相鄰層的走線方向交錯 90 度，把平行耦合長度降到最低。
4-2 Bump、TSV 與 3D 堆疊：垂直方向的耦合
封裝不只是一個平面，它是一個立體結構。當你使用 2.5D 中介層（interposer）或 3D 堆疊，會遇到全新的耦合路徑：
HBM 是最典型的例子：1024-bit 的寬匯流排、每腳位數 Gbps、走線全部擠在矽中介層上。這裡的設計重點已經不是「單一通道的最佳化」，而是「上千條線同時運作時的整體雜訊預算」。
4-3 材料與製程變異：教科書與現實的差距
在封裝裡，有幾個「教科書不會告訴你」的變異來源：
變異來源
影響
後果
介質 Dk 不均（玻纖效應、填料分佈）
傳播延遲不一致
差動 skew、模式轉換
Df（損耗角正切）偏高
高頻衰減加大
眼高壓縮、需要更多等化
銅箔表面粗糙度
高頻電阻上升
插入損耗惡化
蝕刻與對位偏差
線寬變動 ±10%
阻抗偏移、反射增加
封裝翹曲（warpage）
介質厚度不均
阻抗沿長度變化
這些變異讓「模擬完美、實測崩潰」變成常態。成熟的團隊會做 corner 分析：把 Dk、線寬、介質厚度、蝕刻角度全部推到極值，確認最壞情況下仍然有足夠的眼圖裕度。
五、電源完整性就是訊號完整性的一半
很多初學者把 SI 與 PI（Power Integrity）當成兩件事，但在封裝裡，它們是同一件事的兩面。原因很簡單：訊號的回流就是電源／地網路的一部分。
5-1 PDN 阻抗與目標阻抗
供電網路（PDN）的設計目標，是在整個頻寬內把「從晶片看進去的阻抗」壓在目標值以下。目標阻抗的估算為：
Ztarget = (V × 允許漣波百分比) / 最大電流
舉個例子：1.0 V、允許 5% 漣波、最大 10 A，則 Ztarget = 5 mΩ。聽起來不難。但如果是一顆 0.75 V、允許 3%、滿載 300 A 的高階 AI 加速器晶片，目標阻抗會低到 0.075 mΩ 以下——這個數量級已經接近「用一片銅箔都很難做到」的程度。
為什麼這和串擾有關？因為當 PDN 阻抗在某個頻段偏高，電源電壓就會隨著資料翻轉而起伏。這個起伏會透過晶片內部的輸出級，直接調變訊號的振幅與時序，形成資料相關抖動（Data-Dependent Jitter, DDJ）與振幅雜訊。換句話說，PI 不好，SI 一定不會好。
5-2 同時開關雜訊與去耦策略
處理 SSN 的標準做法，是建立「階層式去耦」：
電路板（on-board）：MLCC 被動元件，負責中低頻。
穩壓器（VRM）：負責低頻與直流。
關鍵在於「每一層只能管一段頻率」，因為電容的等效串聯電感（ESL）會讓它在高頻失去作用。這也是為什麼封裝內去耦如此重要——它距離晶片最近，迴路電感最小，能處理 PCB 上根本來不及反應的高頻電流需求。
此外，地過孔（ground via）的數量與分佈同樣是 SSN 的關鍵。訊號過孔旁邊若沒有足夠的接地過孔提供回流，回流就必須繞遠路，形成一個大電流迴路，這個迴路本身就是一個輻射天線與耦合源。
六、如何評估與驗證：從 S 參數到眼圖
講了這麼多物理，接下來要問：工程師怎麼「看到」這些干擾？實務上有三條路徑——模擬、量測、規格。
6-1 建模與模擬：3D 電磁與電路協同
典型的封裝 SI 分析流程如下：
在 S 參數的世界裡，必須認識「混合模式 S 參數」：
Sdd21：差模插入損耗（訊號衰減多少）
Sdd11：差模回波損耗（反射多少）
Scd21：差模轉共模（對稱性有多差）
Sdc21：共模轉差模（雜訊侵入的程度）
很多時候，通道的 Sdd21 看起來很漂亮，但 Scd21 卻在特定頻率突起——那通常就是封裝內某段不對稱結構造成的，必須回頭修 layout。
6-2 量測與規格：眼高、眼寬、BER 與 COM
量測端最直觀的工具是眼圖（Eye Diagram）。它把所有位元疊在一起，讓你一眼看出「眼睛」開多大：
眼高（Eye Height）：垂直開口，對應雜訊與振幅衰減的裕度。
眼寬（Eye Width）：水平開口，對應時序抖動的裕度。
量測手法上，除了傳統的示波器 + 時脈恢復（CDR），實務上更常使用向量網路分析儀（VNA）量測 S 參數，再配合時域反射（TDR）檢查阻抗連續性。TDR 的曲線是找出「哪裡出問題」最有效的工具——阻抗突然從 50 Ω 跳到 40 Ω，那裡就是一個過孔或 bump 的寄生電容。
七、工程實戰：壓制干擾的設計清單
理解原理之後，最終還是要回到「怎麼做」。以下把常見手段分成三個層級，方便你在設計評審時逐項檢查。
7-1 佈線層級：間距、參考、對稱
正交佈線：相鄰訊號層的走線方向交錯 90 度，避免平行耦合。
7-2 結構與材料層級：讓介質站在你這邊
控制銅箔粗糙度：高頻下粗糙度會顯著增加導體損耗。
埋入式電容／平面電容：在不增加面積的情況下改善 PDN 高頻阻抗。
屏蔽與吸收材料：針對特定共振頻段，使用電磁吸收材或金屬屏蔽罩。
7-3 系統層級：等化、訓練與規格制定
八、常見迷思與 Q&A
最後，整理幾個在論壇與工程現場最常聽到的誤解，供你自我檢查。
8-1 「降頻就沒事了，不是嗎？」
降頻確實能緩解部分問題，因為它同時拉長了上升時間（若驅動器沒有改變），頻譜往低頻移動。但如果你降的是資料速率、卻保留了同樣陡的邊緣（例如時脈不變的介面），那麼串擾的峰值幾乎不會改善。真正的關鍵變數是邊緣，不是速率。
8-2 「差動訊號天生抗干擾，所以不用管串擾？」
錯。差動只能抵銷「共模」干擾。只要干擾對兩條線不對稱（實務上幾乎必然不對稱），就會轉成差模雜訊。而且不對稱還會造成模式轉換，讓系統的 EMI 與抖動同步惡化。
8-3 「間距越大越好，線越寬越好？」
「間距越大越好」在多數情況下正確，但會犧牲密度與成本；「線越寬越好」則是常見誤解——線寬加大若使線間距相對縮小，串擾反而變差，而且阻抗會偏離目標。正確做法是先鎖定阻抗，再談間距與線寬的取捨。
8-4 「模擬過了就一定會過？」
模擬是必要條件，不是充分條件。模型是否包含 bump、過孔、封裝翹曲、材料 corner，決定了模擬的可信度。實務上最好的做法是「模擬—實測—修正模型」的迭代循環，讓模型越來越貼近現實。
九、結語：干擾不是敵人，是必須被理解的鄰居
回到最初的問題：「為什麼高速訊號會互相干擾？」
答案其實很樸素：因為電流會產生場，而場不會遵守你畫的邊界。當訊號的邊緣越來越陡、走線越來越密、封裝越來越薄，這些場就越来越容易「越界」，跑到隔壁的線上去。串擾不是設計不良的象徵，而是電磁學的必然結果。
真正專業的做法，不是幻想「消除」干擾，而是理解它、量化它、並在成本與效能之間做出取捨。從容性與感性耦合的物理、到 NEXT／FEXT 的行為、再到封裝特有的密度與變異挑戰，每一個環節都需要工程師用「場」的眼光重新看待那些看起來只是「一條線」的東西。
下一次當你看到一顆晶片的規格寫著「支援 PCIe Gen6」或「HBM3e 8 Gbps」，不妨多想一秒：在那顆晶片底下、那幾百微米的封裝裡，正有成千上萬條訊號在狹窄的空間中彼此試探、彼此影響。而讓它們和平共處的，正是訊號完整性這門既抽象又極度務實的工程藝術。
如果你在自己的專案裡遇過「封裝換版本就過不了」的經驗，或對 HBM、CPO、2.5D 中介層的 SI 設計有興趣，歡迎在底下留言討論——這類問題往往沒有標準答案，但每一次交流都會讓整個社群對「看不見的電磁世界」多一分理解。
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