良率曲線：為什麼新製程一開始良率只有 30%
換句話說，30% 不是「失敗」，而是「起點」。真正該問的問題不是「為什麼只有 30%」，而是「為什麼它一定會先從 30% 開始，而不能一開始就 90%」。
二、為什麼新製程的良率只有 30%？五大根本原因
新製程良率偏低，從來不是單一原因造成的，而是「缺陷密度」「製程窗口」「系統性效應」「設備成熟度」「量測回饋」這五個因素在量產初期同時處於最不利的狀態。以下逐一拆解。
原因一：缺陷密度與隨機殺手——每一道工序都在擲骰子
半導體製程的本質，是在矽晶圓上進行數百道物理與化學反應。每一道工序都可能產生「缺陷」：微粒污染、針孔、斷線、短路、金屬殘留、晶格缺陷、光阻剝落……這些缺陷隨機散佈在晶圓上，業界稱之為「隨機缺陷」（Random Defects）。
關鍵在於：缺陷密度（Defect Density，D）與晶粒面積（A）的乘積，決定了良率的天花板。最經典的泊松模型告訴我們：
Y = e−A·D （Y 為良率，A 為晶粒面積，D 為單位面積缺陷密度）
假設新製程初期每平方公分有 1 個致命缺陷（D＝1/cm²），而你的晶粒面積是 0.8 cm²，那麼 Y＝e−0.8≈0.45，良率約 45%。如果缺陷密度是 1.5/cm²，良率就掉到約 30%。
這裡有兩個重點：
新製程剛上線時，設備還沒調到最佳狀態、化學品純度還在驗證、無塵室的人員動線也還在磨合，缺陷密度自然處於高點。這是良率只有 30% 最直接的原因。
原因二：製程窗口太窄，參數良率率先崩盤
就算晶粒沒有被微粒打死，它也可能「活著但不合格」。先進製程的電晶體尺寸已經縮小到幾奈米等級，臨界電壓（Vt）、驅動電流（Ion）、漏電流（Ioff）、閘極氧化層厚度等參數，全都擠在非常狹窄的規格窗口內。
舉例來說，一顆高效能晶片可能要求每個電晶體的臨界電壓變異控制在幾毫伏以內。只要離子佈植的劑量偏差 1%、退火溫度差 2°C、蝕刻時間多 0.5 秒，整批晶圓的參數就可能集體偏移出界。這種「明明沒壞，但規格不合」的損失，就是參數良率的殺手。
新製程初期的問題在於：沒人知道真正的「黃金製程窗口」在哪裡。工程師手上只有模擬數據與少量試產結果，必須靠一次次實驗設計（DOE）去逼近。在這個過程中，為了保險起見，往往會把條件設得比較保守，結果就是良率與效能兩頭都不理想。
原因三：系統性缺陷——設計規則與微影極限的碰撞
隨機缺陷可以用「打掃乾淨」來解決，但系統性缺陷（Systematic Defects）麻煩得多，因為它來自「設計」與「製程」之間的錯配。
最典型的例子是微影。當製程推進到 7nm、5nm、3nm，圖案尺寸已經接近甚至低於曝光波長，必須靠浸潤式微影、多重曝光（Multi-Patterning）或 EUV 極紫外光微影來硬幹。這時候會出現光學鄰近效應（OPE）、繞射模糊、線邊緣粗糙度（LER）等問題。設計工程師在畫佈局時，如果沒有完全遵守最新的設計規則（Design Rule），或者 EDA 工具的光學鄰近修正（OPC）模型還不夠準，就會在晶圓上做出「看起來像、但實際上會短路或斷路」的圖案。
這類缺陷通常有明顯的空間規律性——同一種電路佈局在晶圓邊緣特別容易失敗，或者特定方向的線條良率特別差。工程團隊必須透過「缺陷圖譜分析」（Defect Map Analysis）與「良率診斷」（Yield Diagnosis）逐一定位，再回頭修改設計規則或製程參數。這個來回迭代的過程，往往要花上好幾個月。
原因四：設備與材料尚未「成熟」
先進製程不只是晶片設計的競賽，更是設備與材料的競賽。一台 EUV 微影機售價超過 1.5 億歐元，裡面上萬個零件、數十萬行控制軟體；一種新型光阻劑或蝕刻氣體，可能要花兩三年才能通過驗證。
量產初期，設備供應商自己也在學習。機台的腔體需要「預燒」（Seasoning）才能穩定、感測器的漂移還沒建立補償模型、耗材的更換週期還在摸索。材料方面，新光阻的靈敏度、解析度、抗蝕刻性往往還沒調到最佳平衡點。這些「非晶片本身」的因素，都會直接反映在良率數字上。
更現實的是產能壓力。當客戶催著要貨，工廠往往得在設備還沒完全穩定的情況下就拉高產能，這等於是把「不穩定」放大到整個生產線上，良率自然好不到哪裡去。
原因五：量測與回饋迴路還沒建立
良率改善的本質是「量測—分析—修正」的閉環。問題是，新製程初期這個閉環常常是斷的。
這五個原因環環相扣：缺陷密度高導致良率低，良率低導致數據少，數據少導致分析慢，分析慢導致修正晚，修正晚又讓缺陷繼續累積。要打破這個循環，靠的是大量的資源投入與時間累積——這正是為什麼先進製程只有少數幾家公司玩得起。
三、良率的數學模型：泊松、墨菲與 Seeds 模型
半導體業界發展出多種數學模型來描述良率與缺陷密度之間的關係。不同的模型，對「缺陷如何分佈」有不同的假設，適用的情境也不一樣。
泊松模型：理想但過度樂觀
泊松模型假設缺陷在晶圓上完全隨機、獨立分佈，且每個缺陷都足以讓晶粒失效。公式如前所述：Y＝e−A·D。
這個模型的好處是簡單直觀，但實務上它往往「高估」良率。原因是真實世界的缺陷並非完全隨機——它們會聚集（Clustering）。例如某個噴嘴堵塞，會讓一整片區域同時出問題；某台機台的腔體污染，會讓連續好幾片晶圓都報廢。這種「成群結隊」的缺陷，比隨機散佈的缺陷更容易殺死大晶粒。
墨菲模型與負二項分布：更貼近現實
為了修正泊松模型的樂觀偏誤，學界提出了幾個改良模型：
模型
核心假設
特性
適用情境
泊松模型
缺陷完全隨機、獨立
計算簡單，但高估良率
缺陷密度極低時的理論估算
墨菲模型
缺陷密度呈三角分佈
中等偏保守
一般量產階段的經驗估算
Seeds 模型
缺陷密度呈指數分佈
較保守，曲線平滑
成熟製程的良率預測
負二項模型
缺陷有聚集現象（參數 α）
最有彈性，可擬合實際數據
先進製程良率建模與診斷
理解這些模型的意義在於：良率不是玄學，而是可以被量化、被預測、被管理的工程問題。當工程師說「這批晶圓的缺陷密度是 0.8/cm²，用負二項模型推算理論良率上限約 55%」，他們其實是在告訴你——現在的問題不是「做不出來」，而是「還有多少缺陷要清」。
四、從 30% 到 90%：良率學習曲線怎麼爬
良率改善的過程，產業界稱之為「良率學習」（Yield Learning）。它有兩個核心機制：一是降低缺陷密度，二是減少系統性失效。
缺陷密度學習曲線：每翻一倍產量，缺陷就少一點
研究發現，累積生產量與缺陷密度之間存在冪次關係，類似摩爾定律的「學習曲線」：
D = D0 × (累積產量)−n （n 為學習指數，通常在 0.2 到 0.5 之間）
意思是：累積產量每增加一倍，缺陷密度就下降一定比例。這背後不是魔法，而是工程團隊不斷地「發現問題→修正→驗證」所累積的成果。初期因為問題多、改善空間大，良率爬升速度快；越接近成熟，能擠出的改善越少，曲線就逐漸平坦。
良率提升的四個階段
實務上，良率爬坡通常會經歷以下四個階段，每個階段的重點工作不同：
值得一提的是，良率爬坡不是單純的技術問題，更是「組織問題」。它需要設計、製程、設備、材料、品管、數據分析等部門緊密協作，還要建立一套能快速分享知識與經驗的文化。這也是為什麼同樣的設備、同樣的製程節點，不同公司的良率爬坡速度可以差上一年半載。
五、產業實例：台積電、三星、Intel 的良率競賽
近年幾個先進製程的良率歷程，正好可以作為上述理論的註腳。
台積電的 N5 與 N3：根據公開報導與產業研究機構的估算，台積電在 5nm 量產初期，良率爬升速度相對穩健，靠的是其在成熟製程累積的龐大缺陷資料庫與製程控制經驗。到了 3nm（N3），初期同樣面臨良率挑戰，但透過與客戶（如蘋果）的緊密協作，在量產後數季內逐步改善。業界普遍認為，台積電的強項不只是技術領先，更是「良率學習的速度」。
三星的 3nm GAA：三星率先導入環繞閘極（GAA）架構，技術難度極高。據多家媒體與分析師引述，其 3nm 初期良率曾落在相當低的區間，引發客戶對交期的疑慮。這正是新架構、新製程「雙重不確定性」疊加的典型案例——不只製程是新的，連電晶體結構都是新的，缺陷來源更難定位。
Intel 的 10nm 與 14nm：Intel 在 14nm 初期也曾遭遇良率與產能問題，而 10nm 更因製程目標過於激進而延宕多年。這段歷史說明了另一件事：良率問題不只是「工廠的事」，它會直接影響產品藍圖、市佔率與公司估值。一項製程若良率爬不上來，再好的架構也無法變成營收。
這些案例的共同點是：沒有人能跳過 30% 的階段。差別只在於，有人花六個月爬到 70%，有人花兩年還在 50% 掙扎。
六、良率經濟學：30% 良率為什麼還能活？
看到這裡，你可能會問：良率只有 30%，代表七成產品報廢，這樣不會賠死嗎？答案是——短期當然很痛，但廠商算的是另一本帳。
首先，新製程的定價本身就反映了低良率。初期採用先進製程的客戶，通常是蘋果、NVIDIA、AMD 這類願意為「效能領先」支付溢價的廠商。一顆晶片的售價可能高達數百美元，足以吸收初期的低良率成本。
其次，良率是會進步的，而設備折舊是固定的。一座先進晶圓廠造價可能超過 200 億美元，這些成本在折舊年限內是固定的。良率從 30% 提升到 80%，等於用同樣的設備產出多出近兩倍的可用晶片，邊際成本大幅下降。廠商賭的是「未來兩年的良率曲線」，而不是「今天的良率數字」。
第三，學習曲線具有先發優勢。越早量產，越早累積缺陷數據，越早把良率拉起來。等到競爭對手還在 40% 挣扎時，你已經在 75%，這中間的成本差距會直接反映在報價與毛利率上。這就是為什麼即使良率難看，台積電、三星、Intel 還是拼命要搶「首發量產」。
最後，良率也牽動客戶信心。對 IC 設計公司來說，把產品交給良率不穩的晶圓廠，意味著交期風險與庫存風險。因此，晶圓廠在良率爬坡期的表現，往往決定它能不能拿下下一世代的大單。
七、常見誤解與問答
Q1：良率 30% 是不是代表技術很差？
不是。30% 是「新製程量產初期」的常態起點，重點在於爬升速度。良率從 30% 到 90% 的斜率，才是真正衡量一家晶圓廠實力的指標。
Q2：為什麼不用小一點的晶粒來提高良率？
可以，這正是「晶粒分割」（Die Shrinking）與「小晶片」（Chiplet）架構的邏輯之一。把大晶片拆成多顆小晶片，可以顯著提升整體良率，再用先進封裝把它們串起來。這也是近年 AI 晶片紛紛採用 Chiplet 的原因之一。
Q3：良率 100% 有可能嗎？
理論上不可能。只要存在隨機缺陷，良率就一定有上限。實務上，成熟製程的良率通常落在 90% 到 98% 之間，超過 95% 就已經是頂尖水準。追求 100% 不符合經濟效益，因為最後那幾個百分點的改善成本會呈指數上升。
Q4：良率低會不會影響我買到的產品品質？
不會。出廠的晶片都已經通過測試，良率影響的是「廠商的成本」與「市場的供給量」，而不是「你手上那顆晶片的品質」。不過，良率低確實可能導致缺貨、漲價或交期拉長，這是消費者會間接感受到的影響。
Q5：摩爾定律還有效嗎？良率會不會越來越難拉？
這是目前產業最關注的問題。隨著製程逼近物理極限，缺陷的隨機性更高、系統性效應更複雜、EUV 與新材料的變異更大，良率爬坡確實越來越困難、越來越貴。這也是為什麼「先進封裝」「Chiplet」「異質整合」會成為延續摩爾定律的重要路線——既然單顆大晶片的良率難拉，那就用系統級的方法來繞過這個限制。
結語：30% 不是終點，而是良率曲線的起跑槍
回到最初的問題：為什麼新製程一開始良率只有 30%？
因為良率不是一個「設計出來」的數字，而是一個「學習出來」的結果。新製程意味著新的設備、新的材料、新的微影極限、新的設計規則、新的量測方法——所有變數同時處於未知狀態，缺陷密度自然高、製程窗口自然窄、回饋迴路自然慢。30% 只是這個「萬事起頭難」階段的具體呈現。
真正值得關注的，不是起點有多低，而是曲線有多陡。一條能在一年內從 30% 爬到 85% 的良率曲線，背後代表的是數千名工程師、數百億元的設備投資，以及一套能把「失敗」快速轉化為「知識」的組織能力。這才是半導體產業最難被複製的護城河。
下次當你看到「新製程良率僅 30%」的新聞時，不妨換個角度想：這不是一家公司在出糗，而是一整個產業正在進行一場與物理極限的賽跑。而 30%，只是起跑槍響的那一刻。
本文由雅寶社區 · 頂客論壇 3C 科技教學專區整理撰寫，內容基於半導體製程工程與良率管理的公開知識，旨在協助讀者理解先進製程良率曲線的基本原理。文中提及之廠商與製程數據僅供說明，實際數字請以官方公布為準。