2026 年極紫外光刻（EUV）次世代 High-NA 技術：2nm/1.4nm 製程量產細節
參數
0.33 NA EUV（NXE 系列）
0.55 NA High-NA EUV（EXE 系列）
數值孔徑
0.33
0.55
理論解析度
約 13nm 半間距
約 8nm 半間距
縮小倍率
4x（對稱）
4x × 8x（變形）
曝光場尺寸
26mm × 33mm
26mm × 16.5mm
光罩尺寸
6 吋
6 吋（但需重新設計多層膜）
單台售價
約 1.5 億～2 億美元
約 3.5 億～4 億美元
機台重量
約 180 噸
約 150 噸（體積反而略減但更精密）
每小時晶圓產能（WPH）
約 160～220 片
2026 年約 185～220 片（目標值）
這張表透露了一個關鍵訊息：High-NA 的初期產能並不會比既有 EUV 差太多，但單台成本卻是兩倍以上。這代表折舊攤提後每片晶圓的光刻成本會顯著上升，這也正是為什麼台積電在 2nm 世代選擇「先不用 High-NA」的核心商業理由。
二、設備供應鏈：ASML EXE 系列與 2026 年的裝機版圖
2.1 EXE:5000、EXE:5200B、EXE:5200 的演進路徑
ASML 的 High-NA 產品線目前由三個型號構成，形成一條清晰的演進路徑：
換句話說，2026 年的裝機版圖，本質上是 EXE:5200 的產能爬坡年。業界推估，截至 2026 年底，全球累計交付的 High-NA 機台數量約在 15 至 25 台之間，其中 Intel 握有最多數量，台積電次之，三星與 imec、imec 聯盟成員分食其餘。
2.2 每台 3.8 億美元背後的產業經濟學
一台 High-NA EUV 的價格約當 3.5 億至 4 億美元，聽起來像是天文數字，但如果把它放進一座先進晶圓廠的資本支出結構裡，邏輯就清楚多了。
一座月產能 5 萬片的 2nm 晶圓廠，總投資額約在 200 億至 300 億美元之間。其中微影設備（含 EUV、DUV、量測與塗佈顯影）約佔 25% 至 35%。而 High-NA 機台雖然單價高，但因為解析度提升，可以減少多重圖案化的次數——原本需要三次 0.33 NA 曝光才能完成的層，改用 High-NA 可能只需一到兩次。這意味著總曝光次數下降、週期時間縮短、缺陷來源減少，長期而言反而可能降低每片晶圓的總持有成本。
這也是 Intel 願意率先押注 High-NA 的策略核心：Intel 在 0.33 NA 世代因為產能與良率問題落後，因此選擇在 High-NA 上「彎道超車」，試圖用更少的曝光層數與更簡單的製程流程，換取節點推進的速度。
2.3 光源、反射鏡、晶圓台：三大工程挑戰
High-NA 之所以難以量產，核心在三個子系統：
第一，光源功率。 EUV 光源的原理是用高功率 CO₂ 雷射每秒撞擊約 5 萬顆錫液滴，產生 13.5nm 的電漿輻射。0.33 NA 世代需要約 250W 的輸出功率才能達到實用產能，而 High-NA 因為光路更長、反射鏡更多（超過 10 片多層膜反射鏡），光線損耗更大，因此對光源功率的要求推升到 500W 以上。通快（Trumpf）與蔡司（Zeiss）在此的聯合攻關，是 2026 年產能爬坡的最大變數。
第二，反射鏡精度。 High-NA 的鏡組表面粗糙度必須控制在皮米（picometer）等級，相當於把地球表面起伏控制在幾毫米之內。任何一片鏡子的熱變形，都會直接導致成像模糊。這也是為什麼 High-NA 機台需要更複雜的熱補償與主動光學校正系統。
第三，晶圓台加速度。 由於曝光場減半，同樣一片 300mm 晶圓需要更多的掃描次數，晶圓台必須在更短時間內完成加速、減速與精準定位。這對機械結構、線性馬達與震動隔離系統都是極限挑戰。
三、2nm 世代的量產現實：0.33 NA 仍是主力
3.1 台積電 N2：穩健路線的勝利
台積電的 N2（2nm 級）於 2025 年下半年進入量產，2026 年進入產能爬坡階段。值得注意的是，N2 全線採用的是 0.33 NA EUV，而非 High-NA。
台積電的邏輯很清楚：N2 的關鍵突破在於從 FinFET 轉向環繞閘極電晶體（GAA / Nanosheet），這是電晶體結構本身的革命，而非微影解析度的革命。在先進節點上，製程整合的難度往往高於單一設備的升級。台積電選擇用成熟的 0.33 NA EUV 搭配多重圖案化，把風險控制在可管理範圍內，同時確保良率與產能。
2026 年，N2 的主要客戶包括蘋果（A20 系列）、輝達（次世代 AI 加速器）、超微與高通。台積電同時推進 N2P 與 N2X 等衍生節點，並為 2027 年的 A16（1.6nm，搭載 Super Power Rail 背面供電）鋪路。A16 同樣不急著用 High-NA。
3.2 Intel 18A：High-NA 的先行者
Intel 是 High-NA 最積極的採用者。其 18A 節點（1.8nm 級）於 2025 年進入量產，2026 年全力追趕良率。18A 同樣採用 GAA 電晶體與背面供電（PowerVia），而在部分關鍵層上，Intel 已經開始以 High-NA 進行風險試產（risk production）。
Intel 的策略是把 High-NA 的學習曲線提前攤平，讓 14A 節點（1.4nm 級）能夠在第一時間無縫接軌。這種「先蹲後跳」的做法風險極高——如果 18A 的良率無法達標，整個財務結構都會受到衝擊——但若成功，Intel 將在 1.4nm 世代取得製程簡化帶來的成本優勢。
3.3 三星 SF2：雙軌並進的追趕者
三星的 SF2（2nm 級）於 2025 年量產，2026 年重點在於提升良率與爭取外部客戶。三星同樣採用 GAA 架構，並在部分層別導入 High-NA 驗證。三星的挑戰在於：其晶圓代工業務長期面臨良率不穩與客戶信任度不足的問題，High-NA 的導入既是技術機會，也是資源分散的風險。
四、1.4nm 世代：High-NA 的真正主場
4.1 Intel 14A：High-NA 最大化利用的樣板
Intel 14A 被業界視為第一個「為 High-NA 而生」的節點。其設計哲學從 18A 的「逐步導入」轉為「全流程優化」：
晶粒尺寸設計配合 26mm × 16.5mm 的半場規格，減少拼接（stitching）需求。
2026 年，Intel 14A 正處於密集的製程開發與客戶驗證階段，目標是在 2027 年前後進入量產。這將是 High-NA 從「實驗室設備」正式轉為「量產主力」的歷史時刻。
4.2 台積電 A14：有條件的導入策略
台積電對 High-NA 的態度一向謹慎。根據其公開技術藍圖，A14（1.4nm 級）預計在 2028 年前後量產，而 High-NA 的導入將採取「選擇性層別」策略——只在真正需要 8nm 以下解析度的關鍵層使用，其餘層仍以 0.33 NA 搭配多重圖案化完成。
這種做法背後的經濟邏輯是：High-NA 的優勢在於減少曝光次數與製程步驟，但如果一個節點的圖案密度尚未逼近 0.33 NA 的極限，強行使用 High-NA 只會推高成本。台積電向來是「在最適當的時機用最適當的技術」，而非盲目追求最新設備。
4.3 三星 SF1.4：追趕中的變數
三星的 SF1.4 節點規劃在 2027 至 2028 年間量產，High-NA 的採用程度將取決於其 SF2 的良率表現與資本支出能力。三星同時面對記憶體（DRAM、HBM）與邏輯代工雙線作戰的資源壓力，High-NA 的裝機數量預期會少於 Intel 與台積電。
五、High-NA 量產的六大關鍵細節
5.1 隨機效應（Stochastic Effects）：良率的隱形殺手
當圖案尺寸縮小到 8nm 半間距，光子數量在單一特徵上的統計波動開始主宰良率。這就是所謂的隨機效應：同樣的曝光條件下，有些接點會因為光子數不足而未被完全曝光，有些則會過度曝光而變形。這種缺陷無法用傳統的製程窗口（process window）完全涵蓋，因為它本質上是機率分布問題。
High-NA 的應對方式有三：提高曝光劑量（但會犧牲產能）、改用金屬氧化物光阻（提高光子吸收效率）、以及導入更嚴格的在線缺陷檢測與修補機制。2026 年的量產現場，隨機效應的控制能力，往往就是良率差異的真正分水嶺。
5.2 光阻革命：從化學放大到金屬氧化物
傳統 EUV 使用化學放大光阻（CAR），但 CAR 在厚度低於 30nm 時，蝕刻選擇比與圖案崩塌問題會變得難以控制。High-NA 因為景深（DOF）更淺，光阻厚度必須進一步壓縮到 20～30nm，這使得金屬氧化物光阻（MOR）成為主流選項。
MOR 的核心優勢在於：無機材料的光子吸收率更高、分子尺寸更小、蝕刻耐受性更好。缺點則是製程窗口窄、對環境濕度敏感、以及與既有塗佈顯影設備的相容性需要重新調整。2026 年，Inpria（已被 JSR 收購）與 Lam Research 在此領域的技術競賽正進入白熱化。
5.3 拼接（Stitching）：半場曝光的必然代價
曝光場減半之後，任何大於 26mm × 16.5mm 的晶粒都必須分割成兩個曝光場，並在邊界處進行「拼接」。拼接的核心挑戰在於對準精度：兩次曝光之間的疊對誤差（overlay error）必須控制在 1nm 以內，否則邊界處的線寬會出現不連續，導致電性異常。
因此，High-NA 機台的疊對量測系統精度要求比 0.33 NA 機台更嚴苛。同時，晶片設計端也必須配合，在拼接邊界處避免放置關鍵電路，或是以冗餘設計提高容錯能力。
5.4 光罩生態：多層膜的重新設計
High-NA 因為入射角度變大，傳統 6 吋 EUV 光罩的多層膜反射特性會受到影響。產業的因應方式包括：
調整多層膜週期結構，提高大角度入射下的反射率。
導入更薄的光罩吸收層（absorber），減少陰影效應（shadowing effect）。
開發新一代光罩保護膜（pellicle），兼顧透光率與耐熱性。
光罩生態的成熟度，往往是新微影技術能否量產的隱形瓶頸。2026 年，大日本印刷、凸版印刷、Hoya 等光罩供應商的 High-NA 產能，正逐步開出。
5.5 產能與良率：2026 年的真實數字
High-NA 機台在 2026 年的實際表現，是判斷這項技術成熟度的關鍵指標。根據產業訪談與公開資料整理：
5.6 成本結構：每片晶圓的真實代價
把 High-NA 的價格攤提到每片晶圓上，會得到一個相當可觀的數字。假設一台 3.8 億美元的機台，以五年折舊、每年運行 6,000 小時、每小時 200 片計算，單台機台在其壽命內可處理約 600 萬片晶圓，光設備折舊成本就約每片 63 美元。
這個數字必須與「減少的曝光次數」相抵。若 High-NA 能把原本三次曝光簡化為一次，節省的設備、人力、週期時間與缺陷成本，可能遠超過 63 美元。因此，High-NA 的經濟性取決於圖案密度，而非單純的機台價格。
六、對產業結構的連鎖反應
High-NA 的普及，將在三個層面重塑半導體產業：
第一，資本門檻進一步拉高。 沒有 3.5 億美元買一台機台的廠商，將被排除在 1.4nm 世代之外。這使得全球先進製程的玩家收斂到台積電、Intel、三星三家，其餘廠商只能在成熟節點尋找利基。
第二，設計與製程的協同設計（DTCO）變得前所未有的重要。 晶粒尺寸、拼接邊界、光阻特性、背面供電結構，全部必須在設計階段就納入考量。這使得 IC 設計公司與晶圓廠的綁定關係更加緊密。
第三，設備供應鏈的集中度提高。 ASML 在 EUV 領域的獨佔地位，在 High-NA 世代進一步強化。蔡司、通快、Cymer（ASML 子公司）等關鍵供應商的產能，將直接決定全球先進製程的擴張速度。
七、2027 至 2030 年展望：High-NA 之後是什麼？
當 High-NA 在 2027 年正式進入量產，產業已經開始思考下一步。目前可見的三條路徑包括：
無論哪條路徑勝出，2026 年的 High-NA 量產經驗，都會是整個產業最珍貴的資產。
結語：2026 年，技術與商業的交叉點
2026 年的 High-NA EUV，正處於「技術可行」與「商業合理」之間的交叉點上。Intel 用它追求製程領先，台積電用它追求成本最優化，三星用它追求不被淘汰。三方策略不同，但都指向同一個結論：當摩爾定律的物理極限逼近，微影技術不再只是設備問題，而是整個產業結構的核心變數。
對投資人與產業觀察者而言，2026 年真正值得追蹤的指標，不是機台出貨數量，而是三個關鍵數字：High-NA 的每小時晶圓產出、隨機效應造成的缺陷密度、以及 1.4nm 節點的每片晶圓總成本。這三個數字，將決定 High-NA 是成為下一個十年的主流，還是成為過渡時期的昂貴實驗。
無論答案為何，2026 年都會被寫進半導體史——那是極紫外光刻從 0.33 跨向 0.55，從實驗室走向量產線的關鍵一年。